使用晶片到晶片键合的三维（3D）存储装置制造方法及图纸

使用晶片到晶片键合的三维(3D)存储装置被公开。在所述存储装置中，第一芯片与第二芯片晶片键合，第一芯片包括外围电路区，外围电路区包括被配置为控制非易失性存储器(NVM)装置的操作模式的第一控制逻辑电路，第二芯片包括NVM单元的3D阵列，并且存储器控制器包括第三芯片，第三芯片包括控制电路区。第三芯片的控制电路区包括与NVM装置的操作条件相关联的第二控制逻辑电路，并且第二控制逻辑电路包括串行化/并行化(SERDES)接口，串行化/并行化接口被配置为共享存储器控制器中的随机存取存储器(RAM)并将数据发送到NVM装置和从NVM装置接收数据。接收数据。接收数据。

【技术实现步骤摘要】
使用晶片到晶片键合的三维（3D）存储装置
[0001] 本申请基于并要求于2021年8月25日在韩国知识产权局提交的第 10
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2021
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0112469号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。


[0002]专利技术构思涉及半导体装置，更具体地，涉及使用晶片到晶片键合 (wafer
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to
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wafer
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bonding)的三维(3D)存储装置。

技术介绍

[0003]使用半导体芯片的系统广泛使用动态随机存取存储器(DRAM)作为系统的工作存储器或主存储器，并使用存储装置作为存储介质，以在系统中存储将由系统使用的数据或指令和/或执行计算操作。存储装置包括易失性存储器(NVM)。随着存储装置的容量的增大，堆叠在NVM的基底上的存储器单元和字线的数量已经增加，并且存储在存储器单元中的数据的位的数量也已经增加。为了提高存储器的存储能力和集成度，具有以3D结构堆叠的存储器单元的NVM装置(例如，3D与非(NAND)闪存)已经被研究。能够通过使用3D NAND闪存对大量数据稳定且快速地执行实时处理的存储装置也已经被研究。

技术实现思路

[0004]专利技术构思提供使用晶片到晶片键合的三维(3D)存储装置。
[0005]根据专利技术构思的一些示例实施例，一种存储装置包括：非易失性存储器 (NVM)装置，包括NVM单元；以及存储器控制器，被配置为控制NVM 装置。NVM装置包括：第一芯片，包括外围电路区，外围电路区包括被配置为控制NVM装置的操作模式的第一控制逻辑电路，外围电路区在第一芯片的第一基底的第一表面上；以及第二芯片，包括NVM单元的3D阵列，所述 3D阵列在第二芯片的第二基底的第一表面上，并且第二芯片垂直堆叠在第一芯片上从而第一基底的第一表面与第二基底的第一表面键合。存储器控制器包括：第三芯片，包括控制电路区，控制电路区包括被配置为设置和改变NVM 的操作条件的电路，控制电路区在第三芯片的第三基底的第一表面上，并且与NVM装置的操作条件相关联的第二控制逻辑电路在第三芯片的第三基底的第一表面上。
[0006]根据专利技术构思的一些示例实施例，一种存储装置包括：多个NVM装置，均包括NVM单元；以及存储器控制器，被配置为控制所述多个NVM装置。所述多个NVM装置中的每个包括：第一芯片，包括外围电路区，外围电路区包括被配置为控制对应的NVM装置的操作模式的第一控制逻辑电路，外围电路区在第一芯片的第一基底的第一表面上；以及第二芯片，包括NVM 单元的3D阵列，所述3D阵列在第二芯片的第二基底的第一表面上，并且第二芯片垂直堆叠在第一芯片上从而第一基底的第一表面与第二基底的第一表面键合。存储器控制器包括：第三芯片，包括控制电路区，控制电路区包括被配置为设置和改变所述多个NVM装置中的每个的操作条件的电路，控制电路区在第三芯片的第三基底的第一表面上，控制电路区包括串行化器/并行化器接口(SERDES)和第二控制逻辑电路，串行化器/并行化器接口被配
置为将数据发送到所述多个NVM装置和从所述多个NVM装置接收数据，第二控制逻辑电路与所述多个NVM装置中的每个的操作条件相关联，第二控制逻辑电路在第三芯片的第三基底的第一表面上。
[0007]根据专利技术构思的一些示例实施例，一种存储装置包括：NVM装置，包括NVM单元；以及存储器控制器，被配置为控制NVM装置。NVM装置包括：第一芯片，包括：外围电路区和控制电路区，外围电路区包括被配置为控制NVM装置的操作模式的控制逻辑电路，控制电路区包括存储器管理单元(MMU)，存储器管理单元包括在存储器控制器中并且被配置为设置和改变NVM的操作条件，外围电路区和控制电路区在第一芯片的第一基底的第一表面上；以及第二芯片，包括：NVM单元的3D阵列，所述3D阵列在第二芯片的第二基底的第一表面上，并且第二芯片垂直堆叠在第一芯片上从而第一基底的第一表面与第二基底的第一表面键合。控制逻辑电路与MMU相邻并连接到MMU。
附图说明
[0008]专利技术构思的示例实施例将根据下面结合附图的详细描述被更清楚地理解，在附图中：
[0009]图1是示出根据专利技术构思的一些示例实施例的存储装置的框图；
[0010]图2是示出图1的非易失性存储器(NVM)装置的框图；
[0011]图3是示出图2的NVM装置的结构的示图；
[0012]图4是图2的存储器块的等效电路图；
[0013]图5示出图4的存储器单元的阈值电压分布的转变的曲线图；
[0014]图6示出在其中图1的存储装置由三维(3D)晶片到晶片键合实现的一些示例实施例；
[0015]图7示出在其中图1的存储装置由3D晶片到晶片键合实现的一些示例实施例；
[0016]图8示出在其中图1的存储装置由3D晶片到晶片键合实现的一些示例实施例；
[0017]图9是概念性地描述根据专利技术构思的一些示例实施例的系统的框图；
[0018]图10是在其中图9的存储装置由3D晶片到晶片键合实现的示例；
[0019]图11是示出应用了根据专利技术构思的一些示例实施例的存储装置的系统的框图；以及
[0020]图12是示出应用了根据专利技术构思的一些示例实施例的存储装置的数据中心的框图。
具体实施方式
[0021]图1是示出根据专利技术构思的一些示例实施例的存储装置100的示图。
[0022]参照图1，存储装置100可包括存储器装置110和存储器控制器120。在一些示例实施例中，包括在存储装置100中的多个概念性硬件配置被示出，但是示例实施例不限于此，并且其他配置也是可行的。存储器控制器120可响应于来自主机的写入请求控制存储器装置110将数据写入存储器装置110 中，或响应于来自主机的读取请求控制存储器装置110读取存储在存储器装置110中的数据。
[0023]在一些示例实施例中，存储装置100可以是嵌入电子装置中的内部存储器。例如，
存储装置100可以是通用闪存(UFS)存储器装置、嵌入式多媒体卡(eMMC)或固态驱动器(SSD)。在一些示例实施例中，存储装置100 可以是能够可拆卸地附接到电子装置的外部存储器。例如，存储装置100可包括UFS存储器卡、紧凑型闪存(CF)卡、安全数字(SD)卡、微型安全数字卡(Micro
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SD)卡、迷你安全数字(Mini
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SD)卡、极限数字(xD)卡和记忆棒中的至少一个。
[0024]存储器装置110可在存储器控制器120的控制下执行写入或读取操作。存储器装置110可通过输入/输出线从存储器控制器120接收命令和地址，并将用于写入操作或读取操作的数据发送到存储器控制器120和从存储器控制器120接收用于写入操作或读取操作的数据。此外，存储器装置110可通过控制线接收控制信号。存储器装置110可包括控制逻辑电路114和存储器单元阵列116。
[0025]控制本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储装置，包括：非易失性存储器装置，包括非易失性存储器单元；以及存储器控制器，被配置为控制非易失性存储器装置，其中，非易失性存储器装置包括：第一芯片，包括外围电路区，外围电路区包括被配置为控制非易失性存储器装置的操作模式的第一控制逻辑电路，外围电路区在第一芯片的第一基底的第一表面上；以及第二芯片，包括非易失性存储器单元的三维阵列，所述三维阵列在第二芯片的第二基底的第一表面上，并且第二芯片垂直堆叠在第一芯片上从而第一基底的第一表面与第二基底的第一表面键合，并且其中，存储器控制器包括：第三芯片，包括控制电路区，控制电路区包括被配置为设置和改变非易失性存储器装置的操作条件的电路，控制电路区在第三芯片的第三基底的第一表面上，并且与非易失性存储器装置的操作条件相关联的第二控制逻辑电路在第三芯片的第三基底的第一表面上。2.根据权利要求1所述的存储装置，还包括：处理器，在第三芯片的控制电路区中，被配置为控制存储器控制器的操作；以及随机存取存储器，在第三芯片的控制电路区中，包括存储器控制器的工作存储器，其中，第二控制逻辑电路共享随机存取存储器。3.根据权利要求2所述的存储装置，还包括：存储器管理单元，在第三芯片的控制电路区中，并且被配置为基于非易失性存储器装置的劣化状态改变非易失性存储器装置的操作条件，第二控制逻辑电路与存储器管理单元相邻并连接到存储器管理单元。4.根据权利要求3所述的存储装置，其中，存储器管理单元被配置为存储指示非易失性存储器装置的劣化状态的劣化信息，并且劣化信息包括编程/擦除循环、擦除计数、编程计数、读取计数、损耗均衡计数、经过时间和操作温度中的一个或多个。5.根据权利要求4所述的存储装置，其中，存储器管理单元被配置为：基于非易失性存储器装置的劣化信息重复生成训练数据，并且基于训练数据输出非易失性存储器装置的第一操作条件。6.根据权利要求1至5中的任何一项所述的存储装置，其中，第二控制逻辑电路包括调度器，调度器被配置为：根据非易失性存储器装置的操作模式，控制对应的控制信号的电压电平、施加时间点、施加时间和施加次数中的至少一个。7.根据权利要求1至5中的任何一项所述的存储装置，其中，在非易失性存储器装置中，第一芯片的顶部金属层上的第一键合金属电连接到第二芯片的顶部金属层上的第二键合金属。8.一种存储装置，包括：多个非易失性存储器装置，均包括非易失性存储器单元；以及存储器控制器，被配置为控制所述多个非易失性存储器装置，其中，所述多个非易失性存储器装置中的每个包括：第一芯片，包括外围电路区，外围电路区包括被配置为控制对应的非易失性存储器装置的操作模式的第一控制逻辑电路，外围电路区在第一芯片的第一基底的第一表面上；以
及第二芯片，包括非易失性存储器单元的三维阵列，所述三维阵列在第二芯片的第二基底的第一表面上，并且第二芯片垂直堆叠在第一芯片上从而第一基底的第一表面与第二基底的第一表面键合，并且其中，存储器控制器包括：第三芯片，包括控制电路区，控制电路区包括被配置为设置和改变所述多个非易失性存储器装置中的每个的操作条件的电路，控制电路区在第三芯片的第三基底的第一表面上，控制电路区包括串行化器/并行化器接口和第二控制逻辑电路，串行化器/并行化器接口被配置为将数据发送到所述多个非易失性存储器装置和从所述多个非易失性存储器装置接收数据，第二控制逻辑电路与所述多个非易失性存储器装置中的每个的操作条件相关联，第二控制逻辑电路在第三芯片的第三基底的第一表面上的。9.根据权利要求8所述的存储装置，其中，第二控制逻辑电路与串行化...

【专利技术属性】
技术研发人员：吴银珠，昔浚荣，宋英杰，张炳哲，任峻成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：