半导体存储装置及读出方法制造方法及图纸

本发明专利技术提供一种半导体存储装置及读出方法，可实现错误检测及纠正的处理的高速化且达成小型化。本发明专利技术的闪存(100)具有NAND芯片(200)及ECC芯片(300)。NAND芯片(200)包括存储器阵列、以及包含锁存器(L1)及锁存器(L2)的页缓冲/感测电路。ECC芯片(300)包含RAM_E、RAM_O，此RAM_E、RAM_O保持从NAND芯片(200)的锁存器(L1、L2)输出的读出数据，RAM_E保持第偶数个扇区的数据，RAM_O保持第奇数个扇区的数据，可通过使RAM_E或RAM_O交替保持扇区的数据从而削减RAM_E、RAM_O的数据尺寸。RAM_O的数据尺寸。RAM_O的数据尺寸。

【技术实现步骤摘要】
半导体存储装置及读出方法


[0001]本专利技术涉及一种与非(Not AND，NAND)型闪存(flash memory)等半导体存储装置及读出方法，尤其涉及错误检测纠正。

技术介绍

[0002]NAND型闪存中，有时反复进行数据的编程或删除，导致隧道绝缘膜劣化等以致电荷保持特性变差，或因隧道绝缘膜所捕获的电荷而产生阈值变动，引起比特错误(bit error)。作为此种比特错误的对策，可在闪存中使用错误检测纠正电路(以下称为ECC电路)。

技术实现思路

[0003]图1为表示以往的片外(off
‑
chip)ECC的闪存的结构的图。闪存10是包含NAND芯片20而构成，所述NAND芯片20包含NAND型的存储器阵列或其周边电路，NAND芯片20连接于搭载有ECC功能40的控制器芯片30。NAND芯片20与控制器芯片30分别收容于不同的封装体，各封装体例如封装于印刷基板上。
[0004]NAND芯片20与控制器芯片30例如搭载可与时钟信号同步传输数据的串行外设接口(SPI)，在两芯片分别设有#CS、CLK、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，包括：与非芯片，包括与非型的存储器阵列、控制部件及输出部件，所述控制部件控制存储器阵列的读出动作，所述输出部件将从所述存储器阵列读出的数据输出至错误检测纠正芯片；错误检测纠正芯片，包括第一保持部及第二保持部、以及错误检测纠正部件，所述错误检测纠正部件进行保持于所述第一保持部及第二保持部的数据的错误检测及纠正，且当一页包含n个扇区时，所述输出部件以扇区为单位将数据输出至所述错误检测纠正芯片，所述第一保持部保持第偶数个扇区的数据，所述第二保持部保持第奇数个扇区的数据，所述错误检测纠正部件进行从第一保持部或第二保持部读出的数据的错误检测及纠正。2.根据权利要求1所述的半导体存储装置，其中，所述第一保持部及第二保持部分别能够保持n/4个扇区的数据，所述输出部件响应所述错误检测纠正芯片将扇区的数据输出至外部，而从所述扇区将第n/2个扇区的数据输出至所述错误检测纠正芯片。3.根据权利要求1所述的半导体存储装置，其中，所述控制部件响应所述错误检测纠正芯片向外部输出页的开头的扇区的数据的时机，而从所述存储器阵列读出下一页。4.根据权利要求1至3中任一项所述的半导体存储装置，其中，所述输出部件包含：第一专用端子，用于向所述错误检测纠正芯片输出数据，所述错误检测纠正芯片包含：第二专用端子，接收从所述第一专用端子输出的数据。5.根据权利要求4所述的半导体存储装置，其中，所述第一专用端子包含输出时钟信号的时钟端子、输出数据的数据端子，所述第二专用端子包含接收所述时钟信号的时钟端子、输入数据的数据端子，所述输出部件与所述时钟信号同步地从所述数据端子输出数据，所述错误检测纠正芯片与所述时钟信号同步地从所述数据端子输入数据。6.根据权利要求1至3中任一项所述的半导体存储装置，其中，所述控制部件包含：第一锁存器，保持从存储器阵列读出的数据；以及第二锁存器，保持从所述第一锁存器传输的数据，所述第一锁存器保持一页数据，所述第二锁存器保持1/2页数据，所述输出部件将保持于所述第一锁存器的1/2页的前半数据、与保持于所述第二锁存器的1/2页的后半数据输出至所述错误检测纠正芯片。7.根据权利要求1至3中任一项所述的半导体存储装置，其中，在一个页包含八个扇区，所述错误检测纠正部件以扇区为单位进行数据的错误检测及纠正的情况下，在将所述输出部件输出一扇区的数据的时间设为tDOUT1，将所述错误...

【专利技术属性】
技术研发人员：金子二四三，妹尾真言，葛西央伦，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：