一种双核微处理器的FPGA验证电路制造技术

本实用新型专利技术适用于通信电子技术改进领域，提供了一种双核微处理器的FPGA验证电路，所述双核微处理器的FPGA验证电路包括电源电路、复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述电源电路分别电性连接所述复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述复位电路的输出端连接双核微处理器的输入端，所述闪存电路、IO口扩展电路及JTAG下载端口电路分别通讯连接所述双核微处理器，所述电源电路电性连接所述双核微处理器。该电路结构简单、使用方便，以双核微控制器为核心的FPGA验证开发板具有既满足FPGA芯片筛选验证的要求，又满足FPGA应用开发设计的功能。又满足FPGA应用开发设计的功能。又满足FPGA应用开发设计的功能。

【技术实现步骤摘要】
一种双核微处理器的FPGA验证电路


[0001]本技术属于通信电子技术改进领域，尤其涉及一种双核微处理器的FPGA验证电路。

技术介绍

[0002]FPGA (现场可编程门阵列）是现代通信技术、电子技术、计算机技术、自动化技术中广泛采用的重要工具。
[0003]目前，市场上有许多的FPGA开发板销售， 设计的领域也很宽泛。但是，这些开发板都是采用特定型号的FPGA、由基本的功能很少的模块组建，既不能满足设计人员 验证 、筛选芯片的需求，也不能很好地为开发人员提供产品设计需要。造成的结果是设计开发人员还要花费资本去购买其他的开发板和模块，来实现 自己的设计要求。

技术实现思路

[0004]本技术的目的在于提供一种双核微处理器的FPGA验证电路，旨在解决上述的技术问题。
[0005]本技术是这样实现的，一种双核微处理器的FPGA验证电路，所述双核微处理器的FPGA验证电路包括电源电路、复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述电源电路分别电性连接所述复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述复位电路的输出端连接双核微处理器的输入端，所述闪存电路、IO口扩展电路及JTAG下载端口电路分别通讯连接所述双核微处理器，所述电源电路电性连接所述双核微处理器。
[0006]本技术的进一步技术方案是：所述复位电路包括复位单元及时钟单元，所述复位单元包括电容C100、电阻R100及微控开关SW100，所述微控开关SW100的一端分别连接所述电容C100的一端、电阻R100的一端及微处理器，所述微控开关SW100的另一端与所述电容C100的另一端分别连接所述电源电路的VDD，所述电阻R100的另一端接地；所述时钟单元采用12.88MHz的SMD晶振为微处理器提供外部时钟。
[0007]本技术的进一步技术方案是：所述闪存电路包括芯片U2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R8、电容C1及电容C2，所述芯片U2的第1脚连接所述电阻R4的一端，所述芯片U2的第2脚连接所述电阻R5的一端，所述芯片U2的第3脚连接所述电阻R6的一端，所述芯片U2的第4脚连接所述电容C1的一端及电容C2的一端，所述芯片U2的第5脚连接所述电阻R3的一端，所述芯片U2的第6脚连接所述电阻R1的一端及电阻R8的一端，所述芯片U2的第7脚连接所述电阻R2的一端，所述芯片U2的第8脚分别连接所述电阻R1的另一端、电阻R2的另一端、电阻R3的另一端、电阻R4的另一端、电阻R5的另一端、电阻R6的另一端、电容C1的另一端及电容C2的另一端。
[0008]本技术的进一步技术方案是：所述IO扩展电路采用的是接口扩展端子JP2。
[0009]本技术的进一步技术方案是：所述JTAG下载端口电路包括电阻R101、电阻
R102、电阻R103、电阻R104及下载端子JP1，所述下载端子JP1的第1脚分别连接所述电阻R101的一端及电阻R102的一端，所述下载端子JP1的第3脚分别连接所述电阻R103的一端及电阻R104的一端，所述下载端子JP1的第2、4脚分别连接电压VDD。
[0010]本技术的进一步技术方案是：所述电源电路包括接线端口J1、稳压二极管D1、电容C31、电容C32、拨动开关SW1、电容C33、电容C34、发光二极管D2、电阻R7、电阻R11、发光二极管D3、电容C40、电容C39、电阻R10、电阻R13、芯片U3、电阻R9、电容C41、电容C38、电容C42、电容C45、电阻R16、芯片U4、电阻R18、电阻R21、电容C44、电容C43、电阻R19、发光二极管D4、电感FB1、电感FB2、接线端子JP6及电感FB3，所述接线端口J1第3脚分别连接所述稳压二极管D1的阴极、电容C31的正极、电容C32的一端及拨动开关SW1的第1脚，所述拨动开关SW1的第2、3脚分别连接所述电容C33的正极、电容C34的一端、电阻R7的一端、电容C38的一端、电阻R9的一端、芯片U3的第1脚、电阻R16的一端、电容C42的一端及芯片U4的第1脚，所述电阻R7的另一端连接所述发光二极管D2的阳极，所述芯片U3的第3脚分别连接所述电阻R9的另一端及电容C41的一端，所述芯片U3的第4脚分别连接所述电阻R10的一端及电阻R13的一端，所述芯片U3的第5脚分别连接所述电阻R10的另一端、电容C39的正极、电容C40的一端、电阻 R11的一端及接线端子JP6的第6脚，所述电阻R11的另一端连接所述发光二极管D3的阳极，所述芯片U4的第3脚分别连接所述电阻R16的一端及电容C45的一端，所述芯片U4的第3脚分别连接所述电阻R18的一端及电阻R21的一端，所述芯片U4的第5脚分别连接所述电阻R18的另一端、电容C44的正极、电容C43的一端、电阻R19的一端及接线端子JP6的第2、4脚，所述电阻R19的另一端连接所述发光二极管D4的阳极，所述接线端子JP6的第1脚连接所述电感FB1的一端，述接线端子JP6的第3脚连接所述电感FB2的一端，述接线端子JP6的第5脚连接所述电感FB3的一端。
[0011]本技术的进一步技术方案是：所述微处理器采用的是双核微处理器LQFP144
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050
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2020。
[0012]本技术的有益效果是：该电路结构简单、使用方便，以双核微控制器为核心的FPGA验证开发板具有既满足FPGA芯片筛选验证的要求，又满足FPGA应用开发设计的功能。
附图说明
[0013]图1是本技术实施例提供的双核微处理器的FPGA验证电路示意图。
[0014]图2是本技术实施例提供的电源电路示意图。
[0015]图3是本技术实施例提供的闪存电路示意图。
具体实施方式
[0016]图1
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3示出了本技术提供的双核微处理器的FPGA验证电路，主要包括电源电路，复位电路，闪存电路，IO口扩展电路，JTAG下载端口。最大限度地满足各种验证、开发需求。其中，所述双核微处理器的FPGA验证电路包括电源电路、复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述电源电路分别电性连接所述复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述复位电路的输出端连接双核微处理器的输入端，所述闪存电路、IO口扩展电路及JTAG下载端口电路分别通讯连接所述双核微处理器，所述电源电路电性连接所述双核微处理器。
[0017]复位电路由一个10KΩ的电阻，0.1μF的电容和一个微控开关组成。由于电容的特性，在通电一瞬间电容两端相当于短路，微处理器RESET脚高电平，实现开机复位，当按下微动开关SW时RESERT脚高电平复位。
[0018]时钟电路采用12.88MHz的SMD晶振组成，为微处理器提供外部时钟。所述复位电路包括复位单元及时钟单元，所述复位单元包括电容C100、电阻R100及微控开关SW100，所述微本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种双核微处理器的FPGA验证电路，其特征在于：所述双核微处理器的FPGA验证电路包括电源电路、复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述电源电路分别电性连接所述复位电路、闪存电路、IO口扩展电路及JTAG下载端口电路，所述复位电路的输出端连接双核微处理器的输入端，所述闪存电路、IO口扩展电路及JTAG下载端口电路分别通讯连接所述双核微处理器，所述电源电路电性连接所述双核微处理器。2.根据权利要求1所述的双核微处理器的FPGA验证电路，其特征在于，所述复位电路包括复位单元及时钟单元，所述复位单元包括电容C100、电阻R100及微控开关SW100，所述微控开关SW100的一端分别连接所述电容C100的一端、电阻R100的一端及微处理器，所述微控开关SW100的另一端与所述电容C100的另一端分别连接所述电源电路的VDD，所述电阻R100的另一端接地；所述时钟单元采用12.88MHz的SMD晶振为微处理器提供外部时钟。3.根据权利要求2所述的双核微处理器的FPGA验证电路，其特征在于，所述闪存电路包括芯片U2、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5、电阻R6、电阻R8、电容C1及电容C2，所述芯片U2的第1脚连接所述电阻R4的一端，所述芯片U2的第2脚连接所述电阻R5的一端，所述芯片U2的第3脚连接所述电阻R6的一端，所述芯片U2的第4脚连接所述电容C1的一端及电容C2的一端，所述芯片U2的第5脚连接所述电阻R3的一端，所述芯片U2的第6脚连接所述电阻R1的一端及电阻R8的一端，所述芯片U2的第7脚连接所述电阻R2的一端，所述芯片U2的第8脚分别连接所述电阻R1的另一端、电阻R2的另一端、电阻R3的另一端、电阻R4的另一端、电阻R5的另一端、电阻R6的另一端、电容C1的另一端及电容C2的另一端。4.根据权利要求3所述的双核微处理器的FPGA验证电路，其特征在于，所述IO口扩展电路采用的是接口扩展端子JP2。5.根据权利要求4所述的双核微处理器的FPGA验证电路，其特征在于，所述JTAG下载端口电路包括电阻R101、电阻R102、电阻R103、电阻R104及下载端子JP1，所述下载端子JP1的第1脚分别连接所述电阻R101的一端及电阻R102的一端，所述下载端子JP1的第3脚分别连接所述电阻R1...

【专利技术属性】
技术研发人员：罗祥辉，李希超，曾启明，
申请(专利权)人：罗祥辉，
类型：新型
国别省市：