带有光子和竖直电力输送的ASIC封装制造技术

本公开涉及带有光子和竖直电力输送的ASIC封装。IC封装可以包括基板。IC管芯可以安装到基板。一个或多个光子模块可以附接到基板，并且一个或多个串行化器/并行化器(SerDes)接口可以将IC管芯连接到一个或多个光子模块。IC管芯可以是专用集成电路(ASIC)管芯，并且一个或多个光子模块可以包括光子集成电路(PIC)和光纤阵列。一个或多个光子模块可以安装到一个或多个附加基板，该附加基板可以经由一个或多个插座附接到基板。经由一个或多个插座附接到基板。经由一个或多个插座附接到基板。

【技术实现步骤摘要】
带有光子和竖直电力输送的ASIC封装
[0001]分案说明
[0002]本申请属于申请日为2020年8月14日的中国专利技术专利申请202010817738.2的分案申请。


[0003]本申请涉及一种集成电路(IC)封装，并且涉及一种专用集成电路(ASIC)封装。

技术介绍

[0004]包括一个或多个ASIC管芯的专用集成电路封装正变得越来越能够进行高速处理。随着ASIC管芯的处理速度不断提高，将ASIC封装与其他部件连接的输入/输出(I/O)系统可能会产生瓶颈。在这方面，I/O系统可能没有足够的带宽来处理ASIC管芯所需的数据吞吐量，从而限制ASIC管芯无法以其全部的潜能来运行。

技术实现思路

[0005]本公开的一个方面提供了一种集成电路(IC)封装，该IC封装包括：基板；IC管芯，该IC管芯安装到基板；一个或多个光子模块，该一个或多个光子模块附接到基板；以及一个或多个串行化器/并行化器(SerDes)接口，该一个或多个SerDes接口将IC管芯连接到一个或多个光子模块。一个或多个SerDes接口可以包括多个铜迹线，并且铜迹线可以放置在基板上。在一些情况下，IC管芯可以是专用集成电路(ASIC)管芯。在一些情况下，IC封装可以被配置成连接到岸面栅格阵列(LGA)插座。电力可以经由LGA插座传输到IC封装。
[0006]在一些情况下，一个或多个光子模块可以包括控制器。控制器可以管理在该控制器的相应的光子模块与IC管芯之间的数据传输。一个或多个光子模块中的每一个还可以包括光子集成电路(PIC)和光纤阵列。一个或多个SerDes接口中的每一个可以包括连接到相应的光子模块的第一侧以及连接到IC管芯的相对的第二侧。在一些示例中，一个或多个光子模块可以安装到一个或多个附加基板，并且一个或多个附加基板可以经由一个或多个插座附接到基板。
[0007]本公开的另一方面提供了一种专用集成电路(ASIC)封装，该ASIC封装包括：基板；ASIC管芯，该ASIC管芯安装到基板；一个或多个光子模块，该一个或多个光子模块附接到基板；一个或多个串行化器/并行化器(SerDes)接口，该一个或多个SerDes接口将ASIC管芯连接到一个或多个光子模块；以及电压调节器。在一些情况下，电压调节器可以安装到基板的安装有ASIC管芯的相对侧。一个或多个SerDes接口可以包括多个铜迹线，并且铜迹线可以放置在基板上。在一些示例中，基板可以被配置成连接到岸面栅格阵列(LGA)插座，并且电力可以经由LGA插座传输到电压调节器。
[0008]在一些情况下，ASIC封装中的一个或多个光子模块中的每一个可以包括控制器，控制器管理在该控制器的相应的光子模块与ASIC管芯之间的数据传输。一个或多个光子模块中的每一个还可以包括光子集成电路(PIC)和光纤阵列。一个或多个SerDes接口可以包
括第一侧和相对的第二侧，其中，对于SerDes接口中的每一个，第一侧连接到相应的光子模块，并且相对的第二侧连接到ASIC管芯。一个或多个光子模块可以安装到一个或多个附加基板，并且其中，一个或多个附加基板可以经由一个或多个插座附接到基板。
附图说明
[0009]图1是根据本公开的方面的带有集成式I/O接口的ASIC封装的俯视图。
[0010]图2是根据本公开的方面的带有集成式I/O接口和电压调节器的ASIC封装的侧剖视图。
[0011]图3是根据本公开的方面的带有集成式I/O接口的ASIC封装的侧剖视图。
[0012]图4是根据本公开的方面的带有在单独的基板上的集成式I/O接口的ASIC封装的侧剖视图。
[0013]图5是根据本公开的方面的带有在单独的基板上的集成式I/O接口和集成式电压调节器的ASIC封装的侧剖视图。
[0014]图6是根据本公开的方面的串行化器/并行化器接口的视图。
[0015]图7是经由球栅阵列连接到基板的ASIC封装的侧剖视图。
具体实施方式
[0016]本技术总体上涉及具有集成式光子模块和竖直集成式电力调节器的专用集成电路(ASIC)封装。如前文描述的，将ASIC封装与其他部件连接的I/O系统可能没有足够的带宽来处理ASIC管芯所需的数据吞吐量。为了解决这个问题，可以使用具有大约100Gbps带宽的I/O系统来减少I/O系统瓶颈。然而，这些I/O系统通常经由外部连接经由接口连接到ASIC封装。随着接口的带宽增加以处理I/O系统的吞吐量，在I/O系统与ASIC管芯之间运载信号的接口的迹线可能引起信号损耗，诸如通过高频滚降。从ASIC管芯到位于外部的I/O系统的接口的迹线长度可能会加剧信号损耗。
[0017]为了减少接口上的信号损耗量，接口的迹线行进所穿过的基板可以由具有低介电常数(Dk)和介电损耗(Df)的材料制成。此外，可以减小迹线表面的粗糙度以进一步限制信号损耗量。然而，即使使用低Dk和Df材料以及平滑的迹线，也只能实现信号损耗量的少量改善。
[0018]为了移除或进一步补救信号损耗的问题，可以将包括光子模块的I/O系统集成到ASIC封装中。通过集成光子模块，可以减少将光子模块连接到ASIC管芯的迹线的长度，从而使信号损耗最小化。在这方面，接口的迹线的长度可以集成到低Dk和Df PCB中。可能将ASIC管芯连接到外部I/O系统的迹线可能为大约10英寸。在以100Gbps运行期间，10英寸的迹线可能经历大约20dB的信号损耗。
[0019]通过将光子模块集成到ASIC封装中并将光子模块220A和220B附接到与ASIC管芯221相同的基板(如图1中ASIC封装201的俯视剖视图所示)，可以减少迹线291A和292B的长度。在这方面，从ASIC管芯210到集成式光子模块220A和220B的接口中的迹线291A和291B可以减小到大约40
‑
50mm。因此，在100Gbps的运行速度下，相对于在将ASIC管芯与ASIC封装外部的I/O系统连接的接口上的信号损耗，信号损耗量可以减少大约10dB。这样，接口迹线所集成到的PCB可以具有更高的Dk和Df值，这可以节省材料成本、生产成本，同时仍然提供改
善的信号传输。在甚至更高的运行速度(诸如200Gbps或更高)下，可以继续实现这些优势。
[0020]图2至图5示出了带有集成式光子模块的ASIC封装配置的示例。例如，并且如图2所示，ASIC封装201包括经由插座203安装到基板202的ASIC管芯210。插座可以是球栅阵列(BGA)、岸面栅格阵列(LGA)、引脚栅格阵列(PGA)或其他此类插座连接。ASIC封装201还包括光子模块(如虚线框220A和220B所示)，该光子模块包括光纤阵列226A、226B、光子集成电路(PIC)224A、224B和控制器222A、222B，其可以用作用于ASIC封装的I/O系统。光子模块220A和220B可以附接到基板，诸如图2中进一步示出的基板202。如本文描述的，光子模块220A和220B的附接可以是永久的或经由可移除本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路(IC)封装，包括：第一基板；一个或多个附加基板；IC管芯，所述IC管芯安装到所述第一基板的第一表面；一个或多个光子模块，其中，所述一个或多个光子模块中的每一个安装到所述一个或多个附加基板中的至少一个；和电压调节器，所述电压调节器安装在所述第一基板的第二表面上、直接位于所述IC管芯下方，其中，所述第一基板的所述第二表面与所述第一基板的所述第一表面相对。2.根据权利要求1所述的IC封装，进一步包括：一个或多个串行化器/并行化器(SerDes)接口，所述一个或多个SerDes接口直接将所述IC管芯连接到所述一个或多个光子模块。3.根据权利要求2所述的IC封装，其中，所述一个或多个SerDes接口包括多个铜迹线；并且其中，所述铜迹线放置在所述基板上。4.根据权利要求3所述的IC封装，其中，所述一个或多个SerDes接口中的每一个包括第一侧和第二、相对侧，其中，对于所述一个或多个SerDes接口中的每一个，所述第一侧连接到所述一个或多个光子模块中的相应的一个光子模块，并且所述第二、相对侧连接到所述IC管芯。5.根据权利要求1所述的IC封装，其中，所述一个或多个光子模块中的每一个包括控制器，其中，每个控制器管理在该控制器的相应的光子模块与所述IC管芯之间的数据传输。6.根据权利要求5所述的IC封装，其中，所述一个或多个光子模块中的每一个还包括光子集成电路(PIC)和光纤阵列。7.根据权利要求1所述的IC封装，其中，所述IC封装被配置成连接到岸面栅格阵列(LGA)插座。8.根据权利要求7所述的IC封装，其中，电力经由所述LGA插座传输到所述IC封装。9.根据权利要求1所述的IC封装，其中，所述一个或多个附加基板中的每一个经由一个或多个插座附接到所述第一基板。10.根据权利要求1所述的IC封装，其中，所述一个或多个附加基板中的每一个以能移除方式被安装。11.一种专用集成电路(ASIC)封装，包括：第一基板；一个或多个附...

【专利技术属性】
技术研发人员：权云星，纳姆胡恩，
申请(专利权)人：谷歌有限责任公司，
类型：发明
国别省市：