半导体存储设备和包括半导体存储设备的储存系统技术方案

一种半导体存储设备，包括源极层、沟道结构、在源极层上且在沟道结构的侧壁上间隔开的栅电极，以及公共源极线。栅电极包括第一字线组和第二字线组，第一字线组包括第一栅电极和第二栅电极，第二字线组包括第三栅电极和第四栅电极。响应于公共源极线的电压达到目标电压，半导体存储设备使得在第一擦除操作间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，并且在第二擦除操作间隔中将抑制电压施加到第一字线组并将擦除电压施加到第二字线组。到第二字线组。到第二字线组。

【技术实现步骤摘要】
半导体存储设备和包括半导体存储设备的储存系统
[0001]本申请要求于2021年7月26日向韩国知识产权局提交的第10
‑
2021
‑
00 97506号韩国专利申请的优先权，其公开通过引用被整体合并于此。


[0002]本专利技术构思涉及半导体存储设备和包括半导体存储设备的储存系统。

技术介绍

[0003]随着对具有小尺寸的高容量存储设备的需求增加，对具有垂直堆叠的存储单元的存储设备的研究正在积极进行。存储单元当中的电荷捕获闪存单元连续地维持或移除通过隧穿或热电子注入到存储单元中的电荷捕获层中而存储的电荷，以执行信息的编程和删除。
[0004]当存储在编程存储单元中的电荷随时间丢失时，确定随着编程单元的阈值电压降低，信息已被擦除，这可能导致读取错误。因此，闪存单元需要优异的数据保持特性，以在不施加偏压的情况下无视时间的流逝而维持所存储的信息，从而确保可靠性。

技术实现思路

[0005]本专利技术构思的一些示例实施例提供了一种半导体设备，该半导体设备通过对沟道电势使用耦合操作的擦除操作(半导体设备可以被配置为执行该擦除操作)而具有改善的存储单元可靠性。在一些存储设备中，由于闪存单元的保持特性会受相邻存储单元的擦除操作影响，因此半导体设备可以被配置为执行反映相邻存储单元的结构和操作电压特性且改进存储单元的可靠性 (例如，基于减小存储单元的擦除分布宽度和/或改进相邻存储单元的数据保持)的擦除操作。
[0006]本专利技术构思的一些示例实施例提供了一种半导体设备，该半导体设备通过反映沟道结构的结构特性的擦除操作(半导体设备可以被配置为执行所述擦除操作)而具有改进的存储单元可靠性。
[0007]本专利技术构思的示例实施例不限于上述示例实施例，并且本领域技术人员将从以下描述中清楚地理解上面未提到的其他示例实施例。
[0008]根据一些示例实施例，半导体存储设备可以包括：源极层，在衬底中并且包括掺杂有第一导电类型杂质的导电材料；在衬底上的沟道结构，包括垂直绝缘层和垂直沟道层并且在垂直于衬底的上表面的第一方向上延伸；多个栅电极，在源极层上并且在沟道结构的侧壁上在第一方向上彼此间隔开，其中，多个栅电极包括第一字线组、第二字线组，第一字线组包括在第一方向上连续排列的第一栅电极和第二栅电极，第二字线组包括在第一方向上连续排列的第三栅电极和第四栅电极；以及电连接到源极层的公共源极线。半导体存储设备可以被配置为响应于公共源极线的电压达到目标电压，使得在擦除操作期间在第一间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，并且使得在擦除操作期间在第一间隔之后的第二间隔中将抑制电压施加到第一字线组并将擦除电压施加到第
二字线组。
[0009]根据一些示例实施例，半导体存储设备可以包括：源极层，在衬底中并且包括掺杂有第一导电类型杂质的导电材料；在衬底上的沟道结构，包括垂直绝缘层和垂直沟道层并且在垂直于衬底的上表面的第一方向上延伸；多个栅电极，在源极层上并且在沟道结构的侧壁上在第一方向上彼此间隔开，其中，多个栅电极包括从衬底在第一方向上顺序布置的第一字线组至第三字线组；以及电连接到源极层的公共源极线，其中，半导体存储设备被配置为响应于公共源极线的电压达到目标电压，使得在擦除操作期间在第一间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，使得在擦除操作期间在第一间隔之后的第二间隔中将抑制电压施加到第一字线组并且将擦除电压施加到第二字线组，并且使得在擦除操作期间在第一间隔和第二间隔中将擦除电压施加到第三字线组。
[0010]根据一些示例实施例，一种储存系统包括非易失性存储设备和电连接到非易失性存储设备的控制器，其中，非易失性存储设备包括：源极层，在衬底中并且包括掺杂有第一导电类型杂质的导电材料；在衬底上的沟道结构，包括垂直绝缘层和垂直沟道层并且在垂直于衬底的上表面的第一方向上延伸；多个栅电极，在源极层上并且在沟道结构的侧壁上在第一方向上彼此间隔开，其中，多个栅电极包括第一字线组、第二字线组，其中，第一字线组包括在第一方向上连续排列的第一栅电极和第二栅电极，第二字线组包括在第一方向上连续排列的第三栅电极和第四栅电极；连接到多个栅电极的多个通过晶体管；以及电连接到源极层的公共源极线，其中，储存系统被配置为响应于公共源极线的电压达到目标电压，使得在擦除操作期间在第一间隔中将抑制电压施加到第二字线组并且将擦除电压施加到第一字线组，并且使得在擦除操作期间在第一间隔之后的第二间隔中将抑制电压施加到第一字线组并且将擦除电压施加到第二字线组。
[0011]根据一些示例实施例的半导体存储设备包括存储单元区域和外围电路区域，其中，存储单元区域包括第一衬底上的第一金属焊盘，并且外围电路区域包括第二衬底上的第二金属焊盘，其中，外围电路区域通过在垂直于第一衬底和第二衬底的第一方向上连接的第一金属焊盘和第二金属焊盘连接到存储单元区域，其中，存储单元区域包括：源极层，在第一衬底中并且包括掺杂有第一导电类型杂质的导电材料；在第一衬底上的沟道结构，包括垂直绝缘层和垂直沟道层并且在第一方向上延伸；多个栅电极，在源极层上并且在沟道结构的侧壁上在第一方向上彼此间隔开，其中，多个栅电极包括第一字线组、第二字线组，第一字线组包括在第一方向上连续排列的第一栅电极和第二栅电极，第二字线组包括在第一方向上连续排列的第三栅电极和第四栅电极；以及电连接到源极层的公共源极线，其中，半导体存储设备被配置为响应于公共源极线的电压达到目标电压，使得在擦除操作期间在第一间隔中将抑制电压施加到第二字线组并且将擦除电压施加到第一字线组，使得在擦除操作期间在第一间隔之后的第二间隔中将抑制电压施加到第一字线组并且将擦除电压施加到第二字线组。
附图说明
[0012]通过参考附图详细描述本专利技术构思的示例实施例，本专利技术构思的上述和其他方面和特征将变得更加清楚，其中：
[0013]图1是示出根据本专利技术构思的一些示例实施例的储存设备的框图；
[0014]图2是示出根据本专利技术构思的一些示例实施例的半导体存储设备的框图；
[0015]图3是示出根据本专利技术构思的一些示例实施例的存储单元阵列中的多个存储单元块当中的一个存储单元块的电路图；
[0016]图4是示出根据本专利技术构思的一些示例实施例的半导体存储设备的存储单元阵列的示意性平面图；
[0017]图5是沿图4所示半导体存储设备的线I
‑
I
’
截取的截面图；
[0018]图6是图5中区域“A”的放大截面图；
[0019]图7是示出根据本专利技术构思的一些示例实施例的存储单元块中的单元串的一部分和行解码器的电路图；
[0020]图8和图9是用于描述根据本专利技术构思的一些示例实施例的多个栅电极层中的字线组的视图；
[0021]图10是示出根据本专利技术构思的一些示例实施例的存储单元块中的单元串的一部分和行解码器的电路图；
[0022]图11是用于描述根据本专利技术构思的一些示例实施例的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储设备，包括：源极层，在衬底中并且包括掺杂有第一导电类型杂质的导电材料；在衬底上的沟道结构，沟道结构包括垂直绝缘层和垂直沟道层，沟道结构在垂直于衬底的上表面的第一方向上延伸；多个栅电极，在源极层上并且在沟道结构的侧壁上在第一方向上彼此间隔开，其中，所述多个栅电极包括：第一字线组，包括在第一方向上连续排列的第一栅电极和第二栅电极，和第二字线组，包括在第一方向上连续排列的第三栅电极和第四栅电极；以及公共源极线，电连接到源极层，其中，所述半导体存储设备被配置为响应于公共源极线的电压达到目标电压，使得在擦除操作期间，在第一间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，和使得在擦除操作期间，在第一间隔之后的第二间隔中将抑制电压施加到第一字线组并将擦除电压施加到第二字线组。2.如权利要求1所述的半导体存储设备，其中，所述抑制电压大于擦除电压。3.如权利要求1所述的半导体存储设备，其中，所述多个栅电极包括栅致漏极泄漏(GIDL)线。4.如权利要求3所述的半导体存储设备，其中所述源极层还包括沿垂直沟道层延伸的公共源极延伸区域，并且所述公共源极延伸区域与栅致漏极泄漏(GIDL)线的至少一部分重叠。5.如权利要求1所述的半导体存储设备，其中所述多个栅电极还包括第三字线组，第三字线组包括连续排列的第五栅电极和第六栅电极，并且所述半导体存储设备被配置为使得在擦除操作期间在第一间隔和第二间隔中将擦除电压施加到第三字线组。6.如权利要求5所述的半导体存储设备，其中，第一字线组至第三字线组从衬底顺序地堆叠。7.如权利要求6所述的半导体存储设备，其中，所述垂直绝缘层在第二方向上具有厚度，其中多个栅电极从衬底在第一方向上延伸的同时在第二方向上延伸。8.如权利要求1所述的半导体存储设备，其中，所述半导体存储设备被配置为响应于抑制电压被施加到第二字线组的时间点而使得垂直沟道层的沟道电势增加。9.如权利要求8所述的半导体存储设备，其中，所述半导体存储设备被配置为使得沟道电势在将擦除电压施加到第二字线组的时间点与将抑制电压施加到第一字线组的时间点之间降低。10.一种半导体存储设备，包括：在衬底中的源极层，源极层包括掺杂有第一导电类型杂质的导电材料；在衬底上的沟道结构，沟道结构包括垂直绝缘层和垂直沟道层，沟道结构在垂直于衬底的上表面的第一方向上延伸；多个栅电极，在源极层上并且在沟道结构的侧壁上在第一方向上彼此间隔开，其中，所
述多个栅电极包括从衬底在第一方向上顺序地布置的第一字线组至第三字线组；以及公共源极线，电连接到源极层，其中，所述半导体存储设备被配置为响应于公共源极线的电压达到目标电压，使得在擦除操作期间，在第一间隔中将抑制电压施加到第二字线组并将擦除电压施加到第一字线组，使得在擦除操作期间，在第...

【专利技术属性】
技术研发人员：李惠志，姜振圭，李来泳，朴世准，李载悳，韩龟渊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：