一种RISC-V架构Debug协议功能验证方法及系统技术方案

本发明专利技术涉及RISC

【技术实现步骤摘要】
一种RISC
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V架构Debug协议功能验证方法及系统


[0001]本专利技术涉及RISC
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V架构Debug协议验证
，更具体地说，涉及一种RISC
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V架构Debug协议功能验证方法及系统。

技术介绍

[0002]目前常用的RISC
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V架构Debug协议功能验证方法是使用RTL仿真，传统的RTL仿真效率比较低，信号比较繁杂，验证结果不够清晰，验证环境搭建比较麻烦，而且RTL仿真使用的是虚拟环境，虚拟的环境一般过于理想，实际环境有时达不到这么理想的情况，导致RTL仿真验证覆盖不够全面，需要一种解决了芯片验证难度高、降低验证人员的门槛限制的RISC
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V架构Debug协议功能验证方式方法。

技术实现思路

[0003]本专利技术要解决的技术问题在于，针对现有技术的上述缺陷，提供一种RISC
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V架构Debug协议功能验证方法，还提供了一种RISC
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V架构Debug协议功能验证系统。
[0004]本专利技术解决其技术问题所采用的技术方案是：构造一种RISC
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V架构Debug协议功能验证方法，其中，包括以下步骤：上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；验证装置根据对应的验证功能项，通过JTAG接口对目标RISC
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V架构芯片进行控制；验证装置再次通过JTAG接口对目标RISC
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V架构芯片进行查询，获取验证结果并上传至上位机；上位机将验证结果对外展现。
[0005]本专利技术所述的RISC
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V架构Debug协议功能验证方法，其中，所述上位机囊括有RISC
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V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。
[0006]本专利技术所述的RISC
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V架构Debug协议功能验证方法，其中，所述上位机还设置有可视化界面。
[0007]本专利技术所述的RISC
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V架构Debug协议功能验证方法，其中，所述验证装置接收指令，根据对应的验证功能项，按照RISC
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V架构的JTAG调试协议，控制目标RISC
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V架构芯片，实现功能的控制。
[0008]本专利技术所述的RISC
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V架构Debug协议功能验证方法，其中，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC
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V Core；验证装置通过软件控制对应的操作时序控制RISC
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V架构芯片。
[0009]一种RISC
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V架构Debug协议功能验证系统，其中，包括上位机和验证装置；所述上位机，用于接收输入的验证功能项，通过通信接口将指令传输给验证装置；
所述验证装置，根据对应的验证功能项，通过JTAG接口对目标RISC
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V架构芯片进行控制；通过JTAG接口对目标RISC
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V架构芯片进行查询，获取验证结果并上传至上位机；所述上位机，还用于将验证结果对外展现。
[0010]本专利技术所述的RISC
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V架构Debug协议功能验证系统，其中，所述上位机囊括有RISC
‑
V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。
[0011]本专利技术所述的RISC
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V架构Debug协议功能验证系统，其中，所述上位机还设置有可视化界面。
[0012]本专利技术所述的RISC
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V架构Debug协议功能验证系统，其中，所述验证装置接收指令，根据对应的验证功能项，按照RISC
‑
V架构的JTAG调试协议，控制目标RISC
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V架构芯片，实现功能的控制。
[0013]本专利技术所述的RISC
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V架构Debug协议功能验证系统，其中，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC
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V Core；所述验证装置通过软件控制对应的操作时序控制RISC
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V架构芯片。
[0014]本专利技术的有益效果在于：本专利技术从硬件验证加速器的方面阐述对于RISC
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V架构Debug协议的验证，该专利技术是一套自上而下控制的验证系统，在该系统下，操作上位机软件选择需要验证的功能项，通过通信接口将指令传输给验证装置，验证装置再根据对应的功能项，通过JTAG接口对目标RISC
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V架构芯片进行控制，然后验证装置再次通过JTAG接口对目标RISC
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V架构芯片进行查询，将验证结果上传至上位机，最后上位机将验证结果通过界面清晰的展现出来。该验证方式解决了现有的芯片验证难度高的难题，降低了验证人员的门槛限制，而且大大提高了验证效率，节约了验证时间成本。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将结合附图及实施例对本专利技术作进一步说明，下面描述中的附图仅仅是本专利技术的部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图：图1是本专利技术较佳实施例的RISC
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V架构Debug协议功能验证方法验证流程图；图2是本专利技术较佳实施例的RISC
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V架构Debug协议功能验证方法验证系统结构图；图3是本专利技术较佳实施例的RISC
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V架构Debug协议功能验证方法TAP的状态机示意图；图4是本专利技术较佳实施例的RISC
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V架构Debug协议功能验证方法RISC
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V JTAG调试系统框图。
具体实施方式
[0016]为了使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本专利技术的部分实施例，而不是全部实施例。基于本专利技术的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术的保护范围。
[0017]本专利技术较佳实施例的RISC
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V架构Debug协议功能验证方法，如图1所示，同时参阅图2
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4，包括以下步骤：上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；验证装置根据对应的验证功能项，通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种RISC
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V架构Debug协议功能验证方法，其特征在于，包括以下步骤：上位机接收输入的验证功能项，通过通信接口将指令传输给验证装置；验证装置根据对应的验证功能项，通过JTAG接口对目标RISC
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V架构芯片进行控制；验证装置再次通过JTAG接口对目标RISC
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V架构芯片进行查询，获取验证结果并上传至上位机；上位机将验证结果对外展现。2.根据权利要求1所述的RISC
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V架构Debug协议功能验证方法，其特征在于，所述上位机囊括有RISC
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V架构Debug协议的全部功能项以及与验证装置相关的通信逻辑。3.根据权利要求2所述的RISC
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V架构Debug协议功能验证方法，其特征在于，所述上位机还设置有可视化界面。4.根据权利要求1
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3任一所述的RISC
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V架构Debug协议功能验证方法，其特征在于，所述验证装置接收指令，根据对应的验证功能项，按照RISC
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V架构的JTAG调试协议，控制目标RISC
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V架构芯片，实现功能的控制。5.根据权利要求4所述的RISC
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V架构Debug协议功能验证方法，其特征在于，所述JTAG调试协议包括内容：JTAG硬件接口可通过DTM访问调试总线Debug Bus；Debug Bus可访问调试模块内部的Debug Moudule，并通过访问Debug Moudule内部的模块，可访问到芯片的系统总线System Bus和RISC
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V Core；验证装置通过软件控制对应的操作时序控制RISC
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V架构芯片。6.一种RISC

【专利技术属性】
技术研发人员：吴思欣，王永达，
申请(专利权)人：深圳市鹏芯数据技术有限公司，
类型：发明
国别省市：