一种可任意扩展的接口简易的智能拨码开关制造技术

本实用新型专利技术公开了一种可任意扩展的接口简易的智能拨码开关，它包括若干个并转串移位寄存器芯片，每个所述并转串移位寄存器芯片连接有若干个拨码开关；所述拨码开关的并行接口与并转串移位寄存器芯片的并行输入端相连，每个所述并转串移位寄存器芯片的输出端与下一个所述并转串移位寄存器芯片的扩展输入端相连，若干个所述并转串移位寄存器芯片的时钟输入端相互并联，若干个所述并转串移位寄存器芯片的异步并行读取端相互并联，最后一个所述并转串移位寄存器芯片的输出端引出。本实用新型专利技术提供一种可任意扩展的接口简易的智能拨码开关，对于拨码开关的位数增加，只要增加电路中并转串的移位寄存器芯片的数量，保持最终的输出接口数量不变。出接口数量不变。出接口数量不变。

【技术实现步骤摘要】
一种可任意扩展的接口简易的智能拨码开关


[0001]本技术涉及一种可任意扩展的接口简易的智能拨码开关。

技术介绍

[0002]目前，拨码开关又称编码开关、拨盘开关，是一种常用的输入器件，每片(位)可以实现1位数字的输入设定。但是，实际使用中存在如下缺陷：例如常用的每片(位)有5个焊点或11个焊点的连接关系，如果增加位数，就会成倍增加连接点数，具体表现为:1.成倍增加连接的电缆芯数；2.成倍增加主机设备的输入通道；3.可靠性变差；4.主机输入处理复杂。

技术实现思路

[0003]本技术所要解决的技术问题是，克服现有技术的不足，提供一种可任意扩展的接口简易的智能拨码开关，在原来拨码开关的基础上，增加了处理电路，把并行输入转换成串行输出。对于拨码开关的位数增加，只要增加电路中并转串的移位寄存器芯片的数量，保持最终的输出接口数量不变。
[0004]为了解决上述技术问题，本技术的技术方案是：
[0005]一种可任意扩展的接口简易的智能拨码开关，它包括若干个并转串移位寄存器芯片，每个所述并转串移位寄存器芯片连接有若干个拨码开关；
[0006]所述拨码开关的并行接口与并转串移位寄存器芯片的并行输入端相连，每个所述并转串移位寄存器芯片的输出端与下一个所述并转串移位寄存器芯片的扩展输入端相连，若干个所述并转串移位寄存器芯片的时钟输入端相互并联，若干个所述并转串移位寄存器芯片的异步并行读取端相互并联，最后一个所述并转串移位寄存器芯片的输出端引出。
[0007]进一步，若干个所述并转串移位寄存器芯片的时钟输入端相互并联构成一个时钟输入口。
[0008]进一步，若干个所述并转串移位寄存器芯片的异步并行读取端相互并联构成一个异步并行读取输入口。
[0009]进一步，最后一个所述并转串移位寄存器芯片的输出端引出构成一个串行数据输出口。
[0010]进一步，所述拨码开关的型号为KSA
‑
3。
[0011]进一步，所述并转串移位寄存器芯片的型号为74HC165。
[0012]采用了上述技术方案，本技术将若干个并转串移位寄存器芯片通过各自的输出端和扩展输入端首尾相连，从而拼接成一个满足并口数量的大移位寄存器，将若干个所述并转串移位寄存器芯片的时钟输入端相互并联，将若干个所述并转串移位寄存器芯片的异步并行读取端相互并联，将最后一个所述并转串移位寄存器芯片的输出端引出，使最终的接口信号始终为3个，主机只要在时钟时序的配合下，一位一位逐个读出每片拨码的设定数据。本技术对主机设备的接口进行简化，拨码位数的增加不会增加主机设备的输入通道。使拨码开关和主机设备的连接电缆数量少，且不会随拨码位数的增加而增加。对于主
机而言，保持了读取设置数据的方式与原始方式一样，本技术采用简单的连接关系有利于提高系统的可靠性。
附图说明
[0013]图1为本技术的可任意扩展的接口简易的智能拨码开关的原理框图。
具体实施方式
[0014]为了使本技术的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本技术作进一步详细的说明。
[0015]如图1所示，本实施例提供一种可任意扩展的接口简易的智能拨码开关，它包括若干个并转串移位寄存器芯片，每个并转串移位寄存器芯片连接有若干个拨码开关。在本实施例中，拨码开关的型号为KSA
‑
3，并转串移位寄存器芯片的型号为74HC165。
[0016]具体地，如图1所示，本实施例拨码开关的并行接口与并转串移位寄存器芯片的并行输入端相连，每个拨码开关的的位数越多，需要的并转串移位寄存器芯片的数量就越多。根据拨码开关的位数和并转串移位寄存器芯片的引脚数，可以一个并转串移位寄存器芯片连接两个或多个拨码开关，具体连接情况可以根据拨码开关的位数和并转串移位寄存器芯片的引脚数而定，并不局限于本实施例所示的情况。
[0017]每个并转串移位寄存器芯片的输出端与下一个并转串移位寄存器芯片的扩展输入端相连，若干个并转串移位寄存器芯片通过各自的输出端和扩展输入端首尾相连，从而拼接成一个满足并口数量的大移位寄存器。
[0018]若干个并转串移位寄存器芯片的时钟输入端相互并联，若干个并转串移位寄存器芯片的异步并行读取端相互并联，最后一个并转串移位寄存器芯片的输出端引出。按上述连接设置，接口信号始终为3个，即时钟输入口，串行数据输出口，异步并行读取输入口。若干个并转串移位寄存器芯片的时钟输入端相互并联构成一个时钟输入口，本实施例的若干个并转串移位寄存器芯片的异步并行读取端相互并联构成一个异步并行读取输入口，本实施例的最后一个并转串移位寄存器芯片的输出端引出构成一个串行数据输出口。
[0019]按照上述方案设置，无论拨码开关有多少位，和主机的连接关系始终只有这3个接口信号，大大简化了该拨码开关和主机设备的连接关系。主机通过对这3个信号接口的操作，获取拨码的设置数据。首先，主机把异步并行读取口置0，拨码开关的并行数据被读取到移位寄存器中；然后主机把异步并行读取口置1，主机发时钟脉冲，每个脉冲读出1bit的数据，直至所有的位(bit)被读进主机设备，经过适当的转化处理，即可和设置值对应起来。
[0020]以上所述的具体实施例，对本技术解决的技术问题、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本技术的具体实施例而已，并不用于限制本技术，凡在本技术的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。
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【技术保护点】

【技术特征摘要】
1.一种可任意扩展的接口简易的智能拨码开关，其特征在于：它包括若干个并转串移位寄存器芯片，每个所述并转串移位寄存器芯片连接有若干个拨码开关；所述拨码开关的并行接口与并转串移位寄存器芯片的并行输入端相连，每个所述并转串移位寄存器芯片的输出端与下一个所述并转串移位寄存器芯片的扩展输入端相连，若干个所述并转串移位寄存器芯片的时钟输入端相互并联，若干个所述并转串移位寄存器芯片的异步并行读取端相互并联，最后一个所述并转串移位寄存器芯片的输出端引出。2.根据权利要求1所述的一种可任意扩展的接口简易的智能拨码开关，其特征在于：若干个所述并转串移位寄存器芯片的时钟输入端相互并联构成一个时钟输...

【专利技术属性】
技术研发人员：卞超，
申请(专利权)人：常州欧瑞电子设备有限公司，
类型：新型
国别省市：