视频拼接同步控制方法及电子设备技术

本发明专利技术提供了一种视频拼接同步控制方法及电子设备，属于视频同步拼接的技术领域，缓解了现有技术跨屏拼接处有错位撕裂感的技术问题。该方法包括：在各个CPU中根据视频源配置拼接画面，每个视频源作为一个区域；对所有区域的各视频帧进行编号，并将携带编号的图像数据传输至相应的FPGA；根据视频源配置，计算拼接画面中的跨屏区域；计算跨屏区域的区域坐标信息并传输给对应的FPGA；各个FPGA将接收到的图像数据进行缓存，提取并共享每一帧图像数据的区域坐标信息；各个FPGA计算各区域需要输出的帧号信息，并根据帧号信息计算各区域的延时信息；各个FPGA根据延时信息及区域坐标信息，从缓存中读取图像数据，并输出至显示器。并输出至显示器。并输出至显示器。

【技术实现步骤摘要】
视频拼接同步控制方法及电子设备


[0001]本专利技术涉及视频同步拼接
，尤其是涉及一种视频拼接同步控制方法及电子设备。

技术介绍

[0002]为了对一个或多个视频源组成的画面进行放大观看，从而提升观看细节和效果，需要把视频放到较大的屏幕上观看，但一般单个屏幕不可能做的比较大，且较大的屏幕也比较昂贵。这种情景下一般会把视频放在由多个屏幕拼接在一起的大屏幕上，每个屏幕上显示整个视频的一部分画面来进行播放。
[0003]通常情况下屏幕都是由各种CPU来驱动，但一般的CPU仅有1或2个视频接口，要想实现多个屏幕拼接，需要用到多个CPU，每个CPU控制显示视频的一部分画面。通常拼接屏幕实现的原理如下，把一个或多个视频源组成的画面分别传给各个CPU，CPU根据屏幕裁剪配置，输出视频对应的画面，最后这些屏幕拼接在一起就会显示输入的视频画面。但是各CPU之间或CPU内部无法精确控制，使得跨屏的视频源在同一时刻输出同一帧画面，如果输出的跨屏幕的视频源不是同一帧的话，会导致跨屏拼接处有错位撕裂感。

技术实现思路

[0004]本专利技术的目的在于提供一种视频拼接同步控制方法及电子设备，缓解了现有技术跨屏拼接处有错位撕裂感的技术问题。
[0005]第一方面，本专利技术提供一种视频拼接同步控制方法，应用于多数据通道，每个数据通道包括一个CPU、一个FPGA、一个显示器，所述方法包括：
[0006]在各个CPU中根据视频源配置拼接画面，每个视频源作为一个区域；
[0007]对所有区域的各视频帧进行编号，并将携带编号的图像数据传输至相应的FPGA；
[0008]根据视频源配置，计算拼接画面中的跨屏区域；
[0009]计算跨屏区域的区域坐标信息并传输给对应的FPGA；
[0010]各个FPGA将接收到的图像数据进行缓存，提取并共享每一帧图像数据的区域坐标信息；
[0011]各个FPGA计算各区域需要输出的帧号信息，并根据帧号信息计算各区域的延时信息；
[0012]各个FPGA根据延时信息及区域坐标信息，从缓存中读取图像数据，并输出至显示器。
[0013]进一步的，所述视频源为本地视频源或网络视频源。
[0014]进一步的，所述图像数据包括帧号信息，每个区域的帧号信息以二进制数形式，依次记录在图像数据第一行的每个像素点的最低位。
[0015]进一步的，所述跨屏区域的区域坐标信息包括跨屏区域在跨屏的屏幕中起始和终止的行列坐标值。
[0016]进一步的，各个FPGA将接收到的图像数据进行缓存的步骤，包括：
[0017]各个FPGA将16帧图像数据缓存至DDR。
[0018]进一步的，各个FPGA计算各区域需要输出的帧号信息，并根据帧号信息计算各区域的延时信息的步骤，包括：
[0019]统计各个FPGA共享的各区域的帧号信息，计算出各个区域中共有的且最新的帧号信息；
[0020]各个FPGA根据最新的帧号信息与最新接收到的视频数据的帧号信息，计算每个区域的延时帧数作为延时信息。
[0021]进一步的，各个FPGA根据延时信息及区域坐标信息，从缓存中读取图像数据，并输出至显示器的步骤，包括：
[0022]根据区域坐标信息，判断待输出图像的当前行或当前列是否需要同步；
[0023]若需要，则根据区域坐标信息查找该区域对应的延时信息；
[0024]从缓存中读取需要同步的图像数据，并根据延时信息输出图像数据。
[0025]第二方面，本专利技术还提供一种电子设备，包括存储器、处理器，所述存储器中存储有可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述方法的步骤。
[0026]第三方面，本专利技术还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机可运行指令，所述计算机可运行指令在被处理器调用和运行时，所述计算机可运行指令促使上述方法。
[0027]本专利技术提供的视频拼接同步控制方法，利用FPGA做视频的输出控制器，可以实现纳秒级的精确控制，根据帧号信息计算出延时信息，利用延时信息实现对跨屏的同一个视频源在同一时刻输出到各个显示器上的同一帧画面，拼接后的大屏显示画面无错位撕裂感，显示效果流畅，缓解了现有技术跨屏拼接处有错位撕裂感的技术问题。
[0028]相应地，本专利技术实施例提供的一种电子设备及计算机可读存储介质，也同样具有上述技术效果。
附图说明
[0029]为了更清楚地说明本专利技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0030]图1为本专利技术实施例中多数据通道的示意图；
[0031]图2为本专利技术实施例提供的视频拼接同步控制方法的流程图；
[0032]图3为本专利技术实施例中CPU和FPGA的示意图；
[0033]图4为本专利技术实施例提供的电子设备的示意图。
具体实施方式
[0034]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是
全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0035]本专利技术实施例中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括其他没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0036]本专利技术实施例提供一种视频拼接同步控制方法，应用于多数据通道，如图1所示，视频源输出至多个数据通道，每个数据通道包括一个CPU、一个FPGA(Field
‑
Programmable Gate Array现场可编程门阵列)、一个显示器。
[0037]如图2和图3所示，该方法包括以下步骤：
[0038]S1：在各个CPU中根据视频源配置拼接画面，每个视频源作为一个区域。
[0039]S2：对所有区域的各视频帧进行编号，并将携带编号的图像数据传输至相应的FPGA。
[0040]S3：根据视频源配置，计算拼接画面中的跨屏区域。
[0041]S4：计算跨屏区域的区域坐标信息并传输给对应的FPGA。
[0042]S5：各个FPGA将接收到的图像数据进行缓存，提取并共享每一帧图像数据的区域坐标信息。
[0043]S6：各个FPGA计算各区域需要输出的帧号信息，并根据帧号信息计算各区域的延时信息。
[0044]S7：各个FPGA根据延时信息及区域坐标信息，从缓存本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种视频拼接同步控制方法，其特征在于，应用于多数据通道，每个数据通道包括一个CPU、一个FPGA、一个显示器，所述方法包括：在各个CPU中根据视频源配置拼接画面，每个视频源作为一个区域；对所有区域的各视频帧进行编号，并将携带编号的图像数据传输至相应的FPGA；根据视频源配置，计算拼接画面中的跨屏区域；计算跨屏区域的区域坐标信息并传输给对应的FPGA；各个FPGA将接收到的图像数据进行缓存，提取并共享每一帧图像数据的区域坐标信息；各个FPGA计算各区域需要输出的帧号信息，并根据帧号信息计算各区域的延时信息；各个FPGA根据延时信息及区域坐标信息，从缓存中读取图像数据，并输出至显示器。2.根据权利要求1所述的方法，其特征在于，所述视频源为本地视频源或网络视频源。3.根据权利要求1所述的方法，其特征在于，所述图像数据包括帧号信息，每个区域的帧号信息以二进制数形式，依次记录在图像数据第一行的每个像素点的最低位。4.根据权利要求1所述的方法，其特征在于，所述跨屏区域的区域坐标信息包括跨屏区域在跨屏的屏幕中起始和终止的行列坐标值。5.根据权利要求1所述的方法，其特征在于，各个FPGA将接收到的图像数据进行缓存的步骤，包括：各个FPGA...

【专利技术属性】
技术研发人员：瞿关明，张鹏超，王宁，李辰，杨永政，王思俊，
申请(专利权)人：天地伟业技术有限公司，
类型：发明
国别省市：