半导体封装装置制造方法及图纸

本公开涉及半导体封装装置。该半导体封装装置包括：第一线路层；第二线路层，与第一线路层位于不同的水平面；芯片，设置于第一线路层和第二线路层之间，芯片的被动面与第二线路层固定连接，芯片的主动面与第一线路层电连接。该半导体封装装置能够降低整体结构热膨胀系数的不一致程度，并且使芯片的边角位于压应力区，从而降低结构断裂的风险。从而降低结构断裂的风险。从而降低结构断裂的风险。

【技术实现步骤摘要】
半导体封装装置


[0001]本公开涉及半导体封装
，具体涉及半导体封装装置。

技术介绍

[0002]通常来说，具有高密度输入/输出(high density I/O)的元件(例如高带宽存储器)需要通过高密度线路(例如扇出线路)进行连接。而在系统级封装(System In a Package，SIP)技术中，具有低密度输入/输出(low density I/O)的元件(例如电容或者电阻等被动元件)往往被整合在高密度线路上，相当于用高成本的高密度线路来连接低密度输入/输出的元件，这会导致制造成本浪费。
[0003]因此，有必要提出一种新的技术方案以解决上述至少一个技术问题。

技术实现思路

[0004]本公开提供了一种半导体封装装置，包括：
[0005]高密度线路区域；
[0006]低密度线路区域，与所述高密度线路区域相邻并电连接；
[0007]第一电子元件，设置于所述高密度线路区域；
[0008]堆叠组件，设置于所述低密度线路区域，所述堆叠组件至少包括第二电子元件和第三电子元件，所述第二电子元件和所述第三电子元件位于不同水平面。
[0009]在一些可选的实施方式中，所述半导体封装装置还包括基板，所述高密度线路区域和所述低密度线路区域通过所述基板电连接。
[0010]在一些可选的实施方式中，所述半导体封装装置还包括第一介电层，所述第一介电层设置在所述低密度线路区域，所述第一介电层包覆所述第二电子元件，所述第一介电层露出所述第三电子元件。
[0011]在一些可选的实施方式中，所述低密度线路区域包括位于所述基板表面的导电线路，所述导电线路与所述第二电子元件电连接。
[0012]在一些可选的实施方式中，所述第三电子元件位于所述第一介电层的表面，所述第一介电层设置有第一导电通孔，所述第三电子元件和所述导电线路通过所述第一导电通孔电连接。
[0013]在一些可选的实施方式中，所述第一介电层还包覆所述高密度线路区域。
[0014]在一些可选的实施方式中，所述第一介电层暴露所述高密度线路区域的第一表面，所述第一电子元件位于所述高密度线路区域的第一表面。
[0015]在一些可选的实施方式中，所述高密度线路区域包括第一线路密度区和第二线路密度区，所述第一线路密度区的线路密度高于所述第二线路密度区的线路密度，所述第一线路密度区位于所述第一电子元件与所述第二线路密度区之间。
[0016]在一些可选的实施方式中，所述高密度线路区域还包括第二介电层，所述第二介电层包覆所述第一线路密度区。
[0017]在一些可选的实施方式中，所述第二介电层设置有第二导电通孔，所述第二电子元件和所述第一线路密度区通过所述第二导电通孔电连接，所述第三电子元件横跨所述第一介电层和所述第二介电层。
[0018]在本公开提供的半导体封装装置中，通过将第一电子元件设置在高密度线路区域，将堆叠组件设置在低密度线路区域，能够避免用高成本的高密度线路区域来连接低密度的堆叠组件，有利于减少成本浪费，提高生产效益。此外，由于第二电子元件和第三电子元件堆叠设置，有利于减小半导体封装装置的尺寸。
附图说明
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
[0020]图1是现有技术中半导体封装装置的示意图；
[0021]图2
‑
图4是根据本专利技术实施例的半导体封装装置的第一示意图至第三示意图；
[0022]图5
‑
图10是根据本专利技术实施例的半导体封装装置的制造方法的示意图。
[0023]符号说明：
[0024]11、高密度扇出线路；12、第一元件；13、第二元件；100、基板；210、导电线路；220、线路组件；221、第一线路密度区；222、第二线路密度区；223、焊料；310、第一电子元件；320、第二电子元件；330、第三电子元件；410、第一介电层；411、第一导电通孔；412、第二导电通孔；420、第二介电层；510、高密度线路；520、低密度线路；900、载体。
具体实施方式
[0025]下面结合附图和实施例对说明本专利技术的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本专利技术所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外，为了便于描述，附图中仅示出了与有关专利技术相关的部分。
[0026]需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本专利技术可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本专利技术所能产生的功效及所能达成的目的下，均应仍落在本专利技术所揭示的
技术实现思路
得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本专利技术可实施的范围，其相对关系的改变或调整，在无实质变更
技术实现思路
下，当也视为本专利技术可实施的范畴。
[0027]还需要说明的是，本公开的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，而水平截面可以为对应上视图方向截面。
[0028]另外，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
[0029]图1是现有技术中半导体封装装置的示意图。如图1所示，现有技术中半导体封装装置包括高密度扇出线路11、第一元件12和第二元件13。其中，第一元件12具有高密度输入/输出引脚，第二元件13具有低密度输入/输出引脚。高密度扇出线路11中的引脚密度与
第一元件12的引脚密度相匹配。高密度扇出线路11的制造成本通常较高。在该半导体封装装置中，本可以连接在低密度线路520上的第二元件13连接在了高密度扇出线路11上，这便造成了成本浪费。
[0030]图2
‑
图4是根据本专利技术实施例的半导体封装装置的第一示意图至第三示意图。
[0031]如图2所示，本实施例中的半导体封装装置包括高密度线路区域、低密度线路区域、第一电子元件310和堆叠组件。
[0032]低密度线路区域(如图2中右侧虚线所示)与高密度线路区域(如图2中左侧虚线所示)相邻并电连接。第一电子元件310设置于高密度线路区域。堆叠组件设置于低密度线路区域。堆叠组件至少包括第二电子元件320和第三电子元件330，第二电子元件320和第三电子元件330位于不同水平面，例如第二电子元件320的位置低于第三电子元件330的位置。
[0033]在本实施例中，低密度线路区域的线路密度小于高密度线路区域的线路密度。其中，低密度线路区域的线宽/线距例如大于5微米，高密度线路区域的线宽/线距例如小于或者等于5微米。
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【技术保护点】

【技术特征摘要】
1.一种半导体封装装置，包括：高密度线路区域；低密度线路区域，与所述高密度线路区域相邻并电连接；第一电子元件，设置于所述高密度线路区域；堆叠组件，设置于所述低密度线路区域，所述堆叠组件至少包括第二电子元件和第三电子元件，所述第二电子元件和所述第三电子元件位于不同水平面。2.根据权利要求1所述的半导体封装装置，其中，所述半导体封装装置还包括基板，所述高密度线路区域和所述低密度线路区域通过所述基板电连接。3.根据权利要求2所述的半导体封装装置，其中，所述半导体封装装置还包括第一介电层，所述第一介电层设置在所述低密度线路区域，所述第一介电层包覆所述第二电子元件，所述第一介电层露出所述第三电子元件。4.根据权利要求3所述的半导体封装装置，其中，所述低密度线路区域包括位于所述基板表面的导电线路，所述导电线路与所述第二电子元件电连接。5.根据权利要求3所述的半导体封装装置，其中，所述第三电子元件位于所述第一介电层的表面，所述第一介电层设置有第一导电通...

【专利技术属性】
技术研发人员：吕文隆，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：