本申请公开了一种自适应调整跨电压域传输的时钟信号的电路及装置，包括：晶振、多个运算芯片以及电源，其中多个运算芯片与电源连接，多个运算芯片包括第一运算芯片，其中第一运算芯片与晶振连接，第一运算芯片包括：第一延迟单元和第一逻辑控制单元，并且其中第一延迟单元与晶振连接，用于将晶振传输的输入时钟信号延迟半个周期，并生成第一延迟时钟信号；以及第一逻辑控制单元分别与晶振和第一延迟单元连接，用于采集输入时钟信号的上升沿和第一延迟时钟信号的上升沿，并生成第一输出时钟信号。信号。信号。
【技术实现步骤摘要】
自适应调整跨电压域传输的时钟信号的电路及装置
[0001]本申请涉及电子电路领域，特别是涉及一种自适应调整跨电压域传输的时钟信号的电路及装置。
技术介绍
[0002]目前多数大算力的运算系统都是由上百颗甚至更多的运算芯片组成。由于运算芯片串并联结合的连接方式具有很多优势，因此运算芯片通常采用串联方式通信，而运算芯片的供电方式则是串并联结合。其中，串并联结合的连接方式的优势包括：运算芯片组成的分系统不需要单独的电源控制；运算芯片串并联连接使得各电压域分压以及分流更加均衡；运算芯片串联时通信信号不受芯片级联数量的影响，并且成本低。
[0003]运算芯片在计算时需要使用参考时钟，如果每个运算芯片都搭配一颗有源晶振，这无疑需要很大的经济成本。而如果让时钟信号通过串联连接的运算芯片一个一个往下传，时钟信号在跨电压域电路中传输时又会出现时钟信号占空比逐渐衰减的问题。并且其中，频率越高，占空比变化越明显。占空比衰减会导致后面的运算芯片收到的时钟信号变形，从而导致运算芯片无法正常工作。
[0004]此外，串行通信信号用到的同步通信时钟信号也同样存在跨电压域占空比逐渐衰减的问题。
[0005]针对上述的现有技术中存在的时钟信号在跨电压域传输时会出现占空比逐渐衰减，从而会导致时钟信号变形，进而导致运算芯片无法正常工作的技术问题，目前尚未提出有效的解决方案。
技术实现思路
[0006]本公开提供了一种自适应调整跨电压域传输的时钟信号的电路及装置，以至少解决现有技术中存在的时钟信号在跨电压域传输时会出现占空比逐渐衰减，从而会导致时钟信号变形，进而导致运算芯片无法正常工作技术问题。
[0007]根据本申请的一个方面，提供了一种自适应调整跨电压域传输的时钟信号的电路，包括：晶振、多个运算芯片以及电源，其中多个运算芯片与电源连接，多个运算芯片包括第一运算芯片，其中第一运算芯片与晶振连接，第一运算芯片包括：第一延迟单元和第一逻辑控制单元，并且其中第一延迟单元与晶振连接，用于将晶振传输的输入时钟信号延迟半个周期，并生成第一延迟时钟信号；以及第一逻辑控制单元分别与晶振和第一延迟单元连接，用于采集输入时钟信号的上升沿和第一延迟时钟信号的上升沿，并生成第一输出时钟信号。
[0008]可选地，还包括：与第一运算芯片连接的多个第二运算芯片，多个第二运算芯片包括：第二延迟单元和第二逻辑控制单元，其中第二延迟单元与第一逻辑控制单元连接，用于接收第一输出时钟信号，并生成第二延迟时钟信号；以及第二逻辑控制单元与第二延迟单元连接，用于采集第一输出时钟信号的上升沿和所述第二延迟时钟信号的上升沿，并生成
第二输出时钟信号。
[0009]可选地，第一延迟单元和第二延迟单元为数字延迟单元。
[0010]可选地，第一延迟单元和第二延迟单元为多级模拟单元。
[0011]可选地，第一逻辑控制单元和第二逻辑控制单元为FPGA。
[0012]根据本申请的另一个方面，提供了一种自适应调整跨电压域传输的时钟信号的装置，设置于运算芯片内，包括：第一延迟单元和第一逻辑控制单元，其中第一延迟单元与晶振连接，用于将晶振传输的输入时钟信号延迟半个周期，并生成第一延迟时钟信号；以及第一逻辑控制单元分别与晶振和第一延迟单元连接，用于采集输入时钟信号的上升沿和第一延迟时钟信号的上升沿，并生成第一输出时钟信号。
[0013]本申请公开了一种自适应调整跨电压域传输的时钟信号的电路，该电路中设置有晶振和与晶振连接的第一运算芯片。其中，第一运算芯片中设置有第一延迟单元和第一逻辑控制单元。并且其中，第一延迟单元能够将输入时钟信号延迟半个周期，第一逻辑控制单元能够采集输入时钟信号的上升沿和第一延迟时钟信号的上升沿，并生成第一输出时钟信号。由于第一延迟单元能够将输入时钟信号延迟半个周期，并生成第一延迟时钟信号，第一逻辑控制单元2012 能够将采集到的输入时钟信号的上升沿作为第一输出时钟信号的上升沿，采集到的第一延迟时钟信号的上升沿作为第一输出时钟信号的下降沿，因此第一输出信号在一个周期内的高电平的宽度与低电平的宽度各占50％。从而，最终由第一逻辑控制单元生成的第一输出时钟信号的占空比为50％。而由于在每个运算芯片中均设置有延迟单元和逻辑单元，因此即使是时钟信号在跨电压域电路中传输，运算芯片中的延迟单元和逻辑单元也能够将占空比调整为50％。从而不会产生随着时钟信号在跨电压域电路中传输，占空比逐渐衰减，进而导致运算芯片无法正常工作的现象。进而解决了时钟信号在跨电压域传输时会出现占空比逐渐衰减，从而会导致时钟信号变形，进而导致运算芯片无法正常工作的技术问题。
[0014]根据下文结合附图对本申请的具体实施例的详细描述，本领域技术人员将会更加明了本申请的上述以及其他目的、优点和特征。
附图说明
[0015]后文将参照附图以示例性而非限制性的方式详细描述本申请的一些具体实施例。附图中相同的附图标记标示了相同或类似的部件或部分。本领域技术人员应该理解，这些附图未必是按比例绘制的。附图中：
[0016]图1是根据本申请一个实施例的自适应调整跨电压域传输的时钟信号的部分电路的连接示意图；
[0017]图2是根据本申请一个实施例的自适应调整跨电压域传输的时钟信号的电路的示意图；
[0018]图3A是根据本申请一个实施例的一种输入信号、延迟信号以及输出信号的波形图；以及
[0019]图3B是根据本申请一个实施例的另一种输入信号、延迟信号以及输出信号的波形图。
具体实施方式
[0020]需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
[0021]为了使本
的人员更好地理解本公开方案，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分的实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本公开保护的范围。
[0022]需要说明的是，本公开的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便这里描述的本公开的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0023]需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种自适应调整跨电压域传输的时钟信号的电路，包括：晶振(10)、多个运算芯片(201、202)以及电源(30)，其中所述多个运算芯片(201、202)与电源(30)连接，所述多个运算芯片(201、202)包括第一运算芯片(201)，其中所述第一运算芯片(201)与所述晶振(10)连接，其特征在于，所述第一运算芯片(201)包括：第一延迟单元(2011)和第一逻辑控制单元(2012)，并且其中所述第一延迟单元(2011)与所述晶振(10)连接，用于将所述晶振(10)传输的输入时钟信号延迟半个周期，并生成第一延迟时钟信号；以及所述第一逻辑控制单元(2012)分别与所述晶振(10)和所述第一延迟单元(2011)连接，用于采集所述输入时钟信号的上升沿和所述第一延迟时钟信号的上升沿，并生成第一输出时钟信号。2.根据权利要求1所述的自适应调整跨电压域传输的时钟信号的电路，其特征在于，还包括：与所述第一运算芯片(201)连接的多个第二运算芯片(202)，所述多个第二运算芯片(202)包括：第二延迟单元(2021)和第二逻辑控制单元(2022)，其中所述第二延迟单元(2021)与所述第一逻辑控制单元(2012)连接，用于接收所述第一输出时钟信号，并生成第二延迟时钟信号；以及...
【专利技术属性】
技术研发人员：孙留强，张志栋，管健，
申请(专利权)人：北京涌现数字科技有限公司，
类型：新型
国别省市：
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