半导体存储器设备制造技术

一种半导体存储器设备包括存储器单元阵列、页缓冲器和控制逻辑。存储器单元阵列包括用于存储数据的多个存储器单元。页缓冲器通过位线耦合到该多个存储器单元之中的至少一个存储器单元，并且被配置成将数据存储在该至少一个存储器单元中。控制逻辑被配置成控制页缓冲器的操作。页缓冲器包括：第一晶体管，该第一晶体管耦合在位线与第一节点之间；第二晶体管，该第二晶体管耦合在位线与外部电源电压端子之间；以及内部操作电路，该内部操作电路耦合到第一节点。合到第一节点。合到第一节点。

【技术实现步骤摘要】
半导体存储器设备
[0001]相关申请的交叉引用
[0002]本申请要求于2021年7月1日提交的韩国专利申请号10
‑
2021
‑
0086593的优先权，该申请通过引用整体并入本文。


[0003]本申请涉及电子设备，并且更具体地，涉及半导体存储器设备。

技术介绍

[0004]半导体存储器设备可以形成在二维结构(其中串被水平布置在半导体衬底上)或三维结构(其中串被垂直堆叠在半导体衬底上)中。三维存储器设备是被设计为克服二维存储器设备的集成程度限制的存储器设备，并且可以包括垂直堆叠在半导体衬底上的多个存储器单元。

技术实现思路

[0005]本公开的一个实施例提供一种能够在擦除操作期间防止或延迟页缓冲器中的晶体管的结击穿的半导体存储器设备。
[0006]本公开的另一实施例提供一种能够在编程操作期间防止或减轻页缓冲器中的泄漏电流的半导体存储器设备。
[0007]根据本公开的一个实施例，一种半导体存储器设备包括存储器单元阵列、页缓冲器和控制逻辑。存储器单元阵列包括用于存储数据的多个存储器单元。页缓冲器通过位线耦合到该多个存储器单元之中的至少一个存储器单元，并且被配置成将数据存储在该至少一个存储器单元中。控制逻辑控制页缓冲器的操作。页缓冲器包括：第一晶体管，该第一晶体管耦合在位线与第一节点之间；第二晶体管，该第二晶体管耦合在位线与外部电源电压端子之间；以及内部操作电路，该内部操作电路耦合到第一节点。当编程禁止偏压被传输到位线时，控制逻辑控制页缓冲器，以通过接通第一晶体管来将编程禁止偏压从内部操作电路传输到位线，并且通过关断第二晶体管来断开外部电源电压端子与位线之间的连接。在编程禁止偏压被传输到位线的同时，大于0V的第一电压被施加到外部电源电压端子。
[0008]在一个实施例中，页缓冲器还可以包括第三晶体管，该第三晶体管耦合在第一节点与接地之间。在编程禁止偏压被传输到位线的同时，控制逻辑可以控制页缓冲器，以通过关断第三晶体管来断开第一节点与接地之间的连接。
[0009]在一个实施例中，内部操作电路可以从内部电源电压端子接收电源电压，并且将由内部电源电压端子供应的第二电压输出到第一节点，作为编程禁止偏压。
[0010]在一个实施例中，内部操作电路可以从内部电源电压端子接收电源电压，并且将基于从内部电源电压端子供应的第二电压而生成的第三电压输出到第一节点，作为编程禁止偏压。
[0011]在一个实施例中，第一电压可以是介于0.5V与1V之间的电压。
[0012]在一个实施例中，第一晶体管可以是高电压保护晶体管。
[0013]在一个实施例中，内部操作电路可以包括：第四晶体管，该第四晶体管耦合在第一节点与第二节点之间；第五晶体管，该第五晶体管耦合在内部电源电压与第三节点之间；第六晶体管，该第六晶体管耦合在第二节点与第三节点之间；第七晶体管，该第七晶体管耦合在第三节点与第四节点之间；以及第八晶体管，该第八晶体管耦合在第二节点与第四节点之间。
[0014]根据本公开的另一实施例，一种半导体存储器设备包括存储器单元阵列、页缓冲器和控制逻辑。存储器单元阵列包括用于存储数据的多个存储器单元。页缓冲器通过位线耦合到该多个存储器单元之中的至少一个存储器单元，并且被配置成擦除该至少一个存储器单元中存储的数据。控制逻辑控制页缓冲器的操作。页缓冲器包括：第一晶体管，该第一晶体管耦合在位线与第一节点之间；第二晶体管，该第二晶体管耦合在第一节点与接地之间；第三晶体管，该第三晶体管耦合在位线与外部电源电压端子之间；以及内部操作电路，该内部操作电路耦合到第一节点。当擦除偏压被施加到位线时，擦除电压被施加到外部电源电压端子。此外，控制逻辑控制页缓冲器，以通过接通第三晶体管来连接外部电源电压端子和位线，并且将大于0V并且小于接通电压的第一电压施加到第一晶体管的栅极。
[0015]在一个实施例中，控制逻辑可以控制页缓冲器以将大于擦除电压的接通电压施加到第三晶体管的栅极。
[0016]在一个实施例中，第一电压可以介于1V与2V之间。
[0017]在一个实施例中，第一晶体管可以是高电压保护晶体管。
[0018]在一个实施例中，在擦除偏压被传输到位线的同时，控制逻辑可以控制页缓冲器，以通过关断第二晶体管来断开第一节点与接地之间的连接。
[0019]在一个实施例中，内部操作电路可以包括：第四晶体管，该第四晶体管耦合在第一节点与第二节点之间；第五晶体管，该第五晶体管耦合在内部电源电压与第三节点之间；第六晶体管，该第六晶体管耦合在第二节点与第三节点之间；第七晶体管，该第七晶体管耦合在第三节点与第四节点之间；以及第八晶体管，该第八晶体管耦合在第二节点与第四节点之间。
[0020]在一个实施例中，在擦除偏压被传输到位线的同时，控制逻辑可以控制页缓冲器，以通过关断第四晶体管来断开第一节点与第二节点之间的连接。
[0021]本技术可以提供一种能够在擦除操作期间防止或延迟页缓冲器中的晶体管的结击穿的半导体存储器设备。
[0022]此外，本技术可以提供一种能够在编程操作期间防止或减轻页缓冲器中的泄漏电流的半导体存储器设备。
附图说明
[0023]图1是图示根据本公开的一个实施例的半导体存储器设备的框图。
[0024]图2是图示图1的存储器单元阵列的一个实施例的框图。
[0025]图3是图示图2的存储器块之中的任何一个存储器块的电路图。
[0026]图4是图示图2的存储器块之中的任何一个存储器块的另一实施例的电路图。
[0027]图5是图示图1的存储器单元阵列中包括的存储器块之中的任何一个存储器块的
一个实施例的电路图。
[0028]图6是图示根据本公开的一个实施例的图1的半导体存储器设备中包括的页缓冲器的电路图。
[0029]图7是图示图6的内部操作电路的一个实施例的电路图。
[0030]图8A是图示根据本公开的一个实施例的在半导体存储器设备的编程操作期间的连接到编程可允许串的页缓冲器的操作的图。
[0031]图8B是图示根据本公开的一个实施例的在半导体存储器设备的编程操作期间的连接到编程禁止串的页缓冲器的操作的图。
[0032]图9是图示根据本公开的一个实施例的在半导体存储器设备的擦除操作期间的页缓冲器的操作的图。
[0033]图10是图示根据本公开的另一实施例的在半导体存储器设备的编程操作期间的连接到编程禁止串的页缓冲器的操作的图。
[0034]图11是图示根据本公开的另一实施例的在半导体存储器设备的擦除操作期间的页缓冲器的操作的图。
[0035]图12是图示包括图1的半导体存储器设备的存储器系统的框图。
[0036]图13是图示图12的存储器系统的一个应用示例的框图。
[0037]图14是图示计算系统的框图，该计算系统包括参考图13所描述的存储器系统。
具体实施方式
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【技术保护点】

【技术特征摘要】
1.一种半导体存储器设备，包括：存储器单元阵列，包括用于存储数据的多个存储器单元；页缓冲器，通过位线耦合到所述多个存储器单元之中的至少一个存储器单元，并且被配置成将数据存储在所述至少一个存储器单元中；以及控制逻辑，被配置成控制所述页缓冲器的操作，其中所述页缓冲器包括：第一晶体管，耦合在所述位线与第一节点之间；第二晶体管，耦合在所述位线与外部电源电压端子之间；以及内部操作电路，耦合到所述第一节点，其中所述控制逻辑被配置成：当编程禁止偏压被传输到所述位线时，控制所述页缓冲器，以通过接通所述第一晶体管将所述编程禁止偏压从所述内部操作电路传输到所述位线，并且通过关断所述第二晶体管来断开所述外部电源电压端子与所述位线之间的连接；以及在所述编程禁止偏压被传输到所述位线的同时，将大于0V的第一电压施加到所述外部电源电压端子。2.根据权利要求1所述的半导体存储器设备，其中：所述页缓冲器还包括第三晶体管，所述第三晶体管耦合在所述第一节点与接地之间；以及所述控制逻辑被配置成：在所述编程禁止偏压被传输到所述位线的同时，控制所述页缓冲器以通过关断所述第三晶体管来断开所述第一节点与所述接地之间的连接。3.根据权利要求1所述的半导体存储器设备，其中所述内部操作电路被配置成：从内部电源电压端子接收电源电压；以及将由所述内部电源电压端子供应的第二电压输出到所述第一节点，作为所述编程禁止偏压。4.根据权利要求1所述的半导体存储器设备，其中所述内部操作电路被配置成：从内部电源电压端子接收电源电压；以及将基于从所述内部电源电压端子供应的第二电压而生成的第三电压输出到所述第一节点，作为所述编程禁止偏压。5.根据权利要求1所述的半导体存储器设备，其中所述第一电压介于0.5伏与1伏之间。6.根据权利要求1所述的半导体存储器设备，其中所述第一晶体管是高电压保护晶体管。7.根据权利要求1所述的半导体存储器设备，其中所述内部操作电路包括：第四晶体管，耦合在所述第一节点与第二节点之间；第五晶体管，耦合在内部电源电压与第三节点之间；第六晶体管，耦合在所述第二节点与所述第三节点之间；第七晶体管，耦合在所...

【专利技术属性】
技术研发人员：李熙烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：