【技术实现步骤摘要】
一种锁相环输出频率校准电路
[0001]本申请涉及电子电路
，特别是涉及一种锁相环输出频率校准电路。
技术介绍
[0002]传统的小数分频锁相环，在参考时钟一定的条件下，分频比决定了锁相环最终的输出频率。如果参考时钟出现了频率偏移，输出时钟也会跟着变化，但是实际中很多应用要求锁相环的输出时钟要在一定频率范围内保持稳定，不随工作温度和运行时间延长而超出所需工作频率范围。为了达到这种目的，当前技术中通常使用高稳定度的石英晶振代替成本低廉的晶振，同时配合晶体振荡器来产生参考时钟；或者使用电压控制晶振振荡器，通过施加外部电压改变电路内部可变电容来改变谐振频率以达到频率牵引的目的。
[0003]但是在具体实施中，晶体振荡器的输出频率除了与石英晶体的谐振频率有关，还与振荡器内部的寄生电容有关，寄生电容随温度变化，所以使用高稳定度的石英晶振再配合内部晶体振荡器电路并不能保证得到的参考时钟不随温度和工作时间变化，而且高稳定度的石英晶体价格高昂。
[0004]由此可见，如何避免参考时钟频率的改变实现对锁相环输出频率的校准...
【技术保护点】
【技术特征摘要】
1.一种锁相环输出频率校准电路，包括：ΣΔ调制器，小数寄存器，分频控制器，整数寄存器，其特征在于，还包括：压控脉冲产生器；所述压控脉冲产生器接入参考时钟以及控制电压，并根据所述参考时钟和所述控制电压生成数字脉冲；所述压控脉冲产生器与锁相环的ΣΔ调制器连接，以在所述数字脉冲中逻辑高电平的个数等于所述ΣΔ调制器中的预设脉冲中逻辑高电平的个数时，保持所述ΣΔ调制器的输出不变；在所述数字脉冲中逻辑高电平的个数大于所述ΣΔ调制器中的预设脉冲中逻辑高电平的个数时，将所述数字脉冲加入所述ΣΔ调制器中的预设脉冲作为所述ΣΔ调制器的输出；在所述数字脉冲中逻辑高电平的个数小于所述ΣΔ调制器中的预设脉冲中逻辑高电平的个数时，在所述ΣΔ调制器中的预设脉冲中减去所述数字脉冲作为所述ΣΔ调制器的输出。2.根据权利要求1所述的锁相环输出频率校准电路，其特征在于，所述压控脉冲产生器包括：放大模块，缓冲模块，推挽模块，比较模块，时钟产生模块；所述放大模块用于接入所述控制电压，并将所述控制电压放大后通过所述缓冲模块和所述推挽模块处理后传输至所述比较模块进行比较，所述比较模块的输出端连接所述时钟产生模块，以根据所述比较模块的比较结果产生相应的时钟。3.根据权利要求2所述的锁相环输出频率校准电路，其特征在于，所述放大模块包括：第一开关管、第二开关管、第一电流源、第一运算放大器、第一电阻、第二电阻和第三电阻；所述第一开关管的控制端接入所述控制电压，所述第一开关管的第一端连接电源，所述第二电阻的第一端连接所述第一开关管的第二端，所述第二电阻的第二端和所述第三电阻的第一端共接所述第一运算放大器的同相输入端，所述第三电阻的第二端接地，所述第一运算放大器的反相输入端连接所述第一电阻的第一端和所述第二开关管的第一端，所述第一电阻的第二端接地，所述第一运算放大器的输出端连接所述第二开关管的控制端，所述第二开关管的第二端连接所述第一电流源的输出端和所述缓冲模块以及所述推挽模块，所述第一电流源的输入端连接电源。4.根据权利要求3所述的锁相环输出频率校准电路，其特征在于，所述缓冲模块和所述推挽模块包括：第二电流源、第一开关、第二开关、第三开关、第四开关、第二运算放大器、第三运算放大器、第一电容；所述第二开关管的第二端连接所述第一开关的第一端和所述第三运算放大器的反相输入端以及所述第一电容的第一端，所述第一开关的第二端和所述第二开关的第一端共接所述第一电流源的输出端，所述第一电流源的输入端连接电源，所述第二运算放大器和所述第三运算放大器的同相输入端共接第一比较电压，所述第二运算放大器的反相输入端和输出端共接所述第二开关的第二端和所述第三开关的第一端，所述第三开关的第二端和所述第四开关的第一端共接所述第二电流源的输入端，所述第二电流源的输入端接地，所述第一电容的第二端和所述第三运算放大器的输出端以及所述第四开关的第二端共接所述比较模块。
5.根据权利要求4所述的锁相环输出频率校准电路，其特征在于，所述比较模块包括：第四运算放大器...
【专利技术属性】
技术研发人员：左海洋，章海平，范琰，
申请(专利权)人：杭州瑞盟科技股份有限公司，
类型：发明
国别省市：
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