用于抵御机器学习建模攻击的PUF电路制造技术

一种用于抵御机器学习建模攻击的PUF电路，包括：弱PUF组件、强PUF组件、非线性逻辑运算单元、控制寄存器和异或门。非线性逻辑运算单元和强PUF组件的输入端作为PUF电路n个输入引脚以接收激励；弱PUF组件输出n位响应至控制寄存器，控制寄存器输出控制向量至非线性逻辑运算单元，非线性逻辑运算单元输出1位逻辑运算结果与强PUF组件输出的响应向量通过异或门进行异或运算，异或门的1位输出端作为安全PUF电路的输出引脚并输出响应。本发明专利技术在保证轻量级的基础上具备抵御现有机器学习建模攻击的能力。能力。能力。

【技术实现步骤摘要】
用于抵御机器学习建模攻击的PUF电路


[0001]本专利技术涉及的是一种信息安全领域的技术，具体是一种用于抵御机器学习建模攻击的物理不可克隆函数(PUF)电路。

技术介绍

[0002]物理不可克隆函数(Physical Unclonable Function，PUF)作为一类基于集成电路制造过程引入的工艺偏差提供随机性的硬件安全机制。PUF提取芯片固有的先天参数不匹配度(如芯片中内部线延时、门级电压等电气特性)，将输入的激励映射为二进制的响应输出。
[0003]该技术虽然拥有替代传统安全机制的潜在优势，但是其自身安全性受到机器学习建模攻击的威胁。目前攻击者基于足够数量的激励响应对(Challenge Response Pair，CRP)，通过机器学习算法即可对未达到安全规模的PUF实施攻击，建立PUF的模型从而模拟其激励响应行为，使其丧失安全特性。传统电路单纯通过增大PUF规模，大量增加额外组件，不仅无法提高安全性，而且会使PUF丧失轻量级的应用优势。

技术实现思路

[0004]本专利技术针对现有技术电路资源占用量高、操作复杂的不足，提出一种用于抵御机器学习建模攻击的PUF电路，使用非线性逻辑运算单元对PUF电路激励中的一部分位进行运算，运算结果用于混淆强PUF组件的响应。电路根据弱PUF组件的响应决定激励中的对应位是否参与非线性逻辑运算。本专利技术在保证轻量级的基础上具备抵御现有机器学习建模攻击的能力，包括但不限于前馈神经网络(Feedforward Neural Network，FNN)攻击，逻辑回归(Logical Regression，LR)攻击和支持向量机(Support Vector Machine，SVM)攻击。
[0005]本专利技术是通过以下技术方案实现的：
[0006]本专利技术涉及一种用于抵御机器学习建模攻击的PUF电路，为n激励1响应电路，包括：弱PUF组件、强PUF组件、非线性逻辑运算单元、控制寄存器和异或门，其中：非线性逻辑运算单元和强PUF组件的输入端作为PUF电路n个输入引脚以接收激励c；弱PUF组件输出n位响应r
w
至控制寄存器，控制寄存器输出控制向量s至非线性逻辑运算单元，非线性逻辑运算单元输出1位逻辑运算结果f(c)与强PUF组件输出的响应向量r
a
通过异或门进行异或运算，异或门的1位输出端作为PUF电路的输出引脚并输出响应异或门的1位输出端作为PUF电路的输出引脚并输出响应其中：表示异或操作。
[0007]所述的非线性逻辑运算单元进行的逻辑运算是指：当控制向量s中的第i位为1，则选取激励c中的第i位c
i
进行异或运算并得到结果f(c)；当控制向量中的第i位为0，则激励c中的第i位c
i
不参与运算，选中的位在非线性逻辑运算单元中进行异或运算并得到结果f(c)。
[0008]所述的选取，即从激励c中选取第i位c
i
的操作为：其中：上标T表示转置操作，β为n位控制向量，其中只有第i位取值为1，其余位取值均0。
[0009]所述的按位异或运算是指：当将参与运算的位进行等价技术转换：数值1保持不变而数值0变为
‑
1，则异或操作可以等价转换为乘法操作。根据上述公式，从激励c中选取多位进行异或运算的操作为：其中：表示克罗内克积，是一个1
×
n
l
维向量，c
XOR
是一个n
l
×
1维向量，参数I表示参与异或运算的位的个数，在提供足够(c，f(c))数据对的条件下，使用机器学习算法学习出向量的难度随着参数I的增大而呈指数级增长，当I足够大时，通过机器学习无法学习出控制向量也就无法在提供激励c的条件下预测出结果f(c)，也就无法进一步预测出PUF电路正确的响应r。
[0010]依据弱PUF组件响应的均匀性，参与异或运算的位的个数，即参数I在n/2附近变化取值，当n取128，即安全PUF电路使用128位激励，则I的理论取值为64。I实际取值会存在一定偏差，但这些小偏差不影响电路的抗机器学习建模性能。选取激励c中I位的异或结果来混淆响应的抗建模安全性近似于I
‑
XOR APUF的抗建模安全性。
[0011]所述的强PUF组件采用但不限于基于仲裁器的PUF(Arbiter
‑
based PUF)，例如仲裁器PUF(Arbiter PUF，APUF)、多路器PUF(Multiplexer PUF，MPUF)、前馈PUF(Feedforward PUF，FFPUF)、介入PUF(interposed PUF，iPUF)等，强PUF组件的输入输出参数应满足n位激励和1位响应。
[0012]所述的非线性逻辑运算单元用于进行异或运算，主要部件为多输入单输出的异或门。
[0013]所述的弱PUF组件采用但不限于SRAM PUF、DRAM PUF或RO PUF。弱PUF组件输出为n位，与PUF电路的激励位数相同。技术效果
[0014]本专利技术直接选取激励中的一部分数据进行非线性运算，运算结果用来混淆响应，达到抗机器学习建模攻击的效果。现有强PUF电路中的抗机器学习建模攻击手段通常使用混淆激励的方式，需要增加大量额外的辅助组件；少数使用混淆响应的电路也未直接使用激励的非线性运算结果，同样需要大量额外资源来保证抗机器学习建模安全性。其次，本专利技术使用弱PUF组件生成控制信息，用于决定激励中的每一位数据是否参与非线性运算的依据，保证PUF电路具有足够的随机性和抗机器学习建模安全性。与现有技术相比，本专利技术基于激励非线性运算的响应混淆技术，无需添加额外混淆部件和增加电路规模，就能够抗机器学习建模攻击，具有资源占用量低、操作简单的优势。此处操作简单主要指无需额外辅助信号、无需增加协议。本专利技术基于弱PUF组件的激励选择技术，在满足柯克霍夫原则的基础上，提供随机性，使得本电路能够抵御现有的机器学习建模攻击。
附图说明
[0015]图1为本专利技术安全PUF电路原理示意图；
[0016]图2为实施例1安全PUF电路示意图；
[0017]图中：强PUF组件选用APUF，弱PUF选用SRAM PUF；
[0018]图3为实施例2安全PUF电路示意图；
[0019]图中：强PUF组件选用(x，y)
‑
iPUF，弱PUF选用DRAM PUF。
具体实施方式
实施例1
[0020]如图2所示，为本实施例涉及一种用于抵御机器学习建模攻击的轻量级安全强PUF电路。
[0021]本实施例中采用的强PUF组件在仲裁器PUF(APUF)基础上改进而成，包括若干级联的子单元和双仲裁器，其中：强PUF组件工作时通过信号端接收阶跃信号，阶跃信号分成两路依次通过每一级子单元，激励的每一位c
i
对应用于控制第i级子单元以决定两路信号采取平行路径传输(点状虚线所示)或交叉路径传输(条状虚本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于抵御机器学习建模攻击的PUF电路，其特征在于，包括：弱PUF组件、强PUF组件、非线性逻辑运算单元、控制寄存器和异或门，其中：非线性逻辑运算单元和强PUF组件的输入端作为PUF电路n个输入引脚以接收激励c；弱PUF组件输出n位响应r
w
至控制寄存器，控制寄存器输出控制向量s至非线性逻辑运算单元，非线性逻辑运算单元输出1位逻辑运算结果f(c)与强PUF组件输出的响应向量r
a
通过异或门进行异或运算，异或门的1位输出端作为PUF电路的输出引脚并输出响应其中：为异或操作。2.根据权利要求1所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的逻辑运算是指：当控制向量s中的第i位为1，则选取激励c中的第i位c
i
进行异或运算并得到结果f(c)；当控制向量中的第i位为0，则激励c中的第i位c
i
不参与运算，选中的位在非线性逻辑运算单元中进行异或运算并得到结果f(c)。3.根据权利要求2所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的选取，即从激励c中选取第i位c
i
的操作为：其中：上标T为转置操作，β为n位控制向量，其中只有第i位取值为1，其余位取值均0。4.根据权利要求2所述的用于抵御机器学习建模攻击的PUF电路，其特征是，所述的异或运算是指：当将参与运算的位进行等价技术转换：数值1保持不变而数值0变为
‑
1，即异或运算可等价转换为乘法运算；所述的当控制向量中的第i位为0，则激励c中的第i位c
i
不参与运算，选中的位在非线性逻辑运算单元中进行异或运算并得到结果f(c)，具体为：逻辑运算单元中进行异或运算并得到结果f(c)，具体为：其中：为克罗内克积，为1
×
n
l
维向量，c
XOR
为n
l
×
1维向量，参数l为参与异或运算的位的个数。5.根据权利要求1所述的用于抵御机器学习建模...

【专利技术属性】
技术研发人员：刘威，谷大武，张效林，王焕伟，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：