集成电路装置及其制造方法及系统制造方法及图纸

一种集成电路装置及其制造方法及系统，集成电路(integrated circuit，IC)装置包括电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包括沿着第一轴延长的多个下部导电图案。上部金属层包括沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包括用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包括与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。案上方并且电气耦接到此第一下部导电图案。案上方并且电气耦接到此第一下部导电图案。

【技术实现步骤摘要】
集成电路装置及其制造方法及系统


[0001]本揭示是关于一种集成电路装置，特别是关于一种包含下部金属层及上部金属层的集成电路装置。

技术介绍

[0002]集成电路(integrated circuit，IC)装置包括以IC布局图(亦称为“布局图”)表示的一或多个半导体装置。布局图是阶层式的并且包括根据半导体装置的设计规范执行较高阶功能的模组。模组经常由单元组合构建，其中每个单元表示用以执行具体功能的一或多个半导体结构。具有预设计的布局图的单元(有时称为标准单元)储存在标准单元库(为了简便起见后文为“程序库”或“单元程序库”)中并且可由各种工具(诸如电子设计自动化(electronic design automation，EDA)工具)存取，以产生、最佳化及验证用于IC的设计。
[0003]布局图在设计规则的上下文中产生。设计规则集合限制对应图案在布局图中的放置，例如，地理/空间限制、连接性限制、或类似者。经常，设计规则集合包括关于在相邻或抵靠单元中的图案之间的间隔或其他相互作用的设计规则子集，其中图案表示金属化层中的导体。布线及放置是其中连接装置中的不同元件之处。在布局中布线及放置的目标之一是减少所需的布线量并且借此提高由半导体装置消耗的功率及空间。

技术实现思路

[0004]本揭示的一实施例提供一种集成电路装置，包含一电路区域、一下部金属层以及一上部金属层。下部金属层在电路区域上方，并且包含沿着一第一轴延长的多个下部导电图案。上部金属层在下部金属层上方，并且包含多个上部导电图案以及一第一横向上部导电图案。多个上部导电图案沿着横向于第一轴的一第二轴延长，多个上部导电图案包含用以将电路区域电气耦接到电路区域外部的外部电路的至少一输入或输出。第一横向上部导电图案与多个上部导电图案之中的一第一上部导电图案连续并且沿着第一轴从第一上部导电图案突出，第一横向上部导电图案在多个下部导电图案之中的一第一下部导电图案上方并且电气耦接到第一下部导电图案。
[0005]本揭示的另一实施例提供一种制造一集成电路装置的方法，方法包含在其上有多个晶体管的一基板上方沉积一下部金属层；图案化下部金属层以形成沿着一第一轴延长的多个下部导电图案；在下部金属层上方沉积一上部金属层；以及图案化上部金属层以形成沿着横向于第一轴的一第二轴延长的多个上部导电图案，以及一第一横向上部导电图案，与多个上部导电图案之中的一第一上部导电图案连续并且沿着第一轴从第一上部导电图案突出。
[0006]本揭示的另一实施例提供一种制造集成电路装置的系统，包含至少一处理器以及至少一记忆体。至少一记忆体储存用于一或多个程序的计算机程序码。当至少一处理器执行储存在至少一记忆体中的计算机程序码时，计算机程序码及至少一处理器用以导致系统产生一集成电路装置的一布局图，布局图储存在一非暂时性计算机可读取媒体上。产生布
局图包含在布局图中与一第二单元抵靠放置一第一单元，并且第一单元或第二单元的至少一者包含多个主动区域；多个栅极区域，在多个主动区域上方并且横向于多个主动区域；一下部金属层，在多个栅极区域上方；以及一上部金属层，在下部金属层上方，上部金属层包含一L形或括号形状的上部导电图案。
附图说明
[0007]当结合附图阅读时，自以下详细描述将最佳地理解本案的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
[0008]图1是根据一些实施例的IC装置的方块图；
[0009]图2是根据一些实施例的IC装置的电路区域的示意性电路图；
[0010]图3A及图3B是根据一些实施例的在IC装置的电路区域的布局图的各个层处的示意图；
[0011]图3C是根据一些实施例的IC装置的电路区域的布局图的一部分的放大示意图；
[0012]图4是根据一些实施例的IC装置的沿着图3B中的线IV
‑
IV截取的示意性横截面图；
[0013]图5是根据一些实施例的IC装置的电路区域的布局图的简化示意图；
[0014]图6是根据一些实施例的IC装置的电路的方块图；
[0015]图7A及图7B是根据一些实施例的在IC装置的电路区域的布局图的各个层处的示意图；
[0016]图7C及图7D是根据一些实施例的IC装置的电路区域的布局图的各个部分的放大示意图；
[0017]图8是根据一些实施例的IC装置的电路区域的布局图的简化示意图；
[0018]图9A是根据一些实施例的构成IC装置中的各个单元的电路区域的布局图的简化示意图；
[0019]图9B是根据一些实施例的IC装置的电路区域的布局图的一部分的放大示意图；
[0020]图10是根据一些实施例的构成IC装置中的各个单元的电路区域的布局图的简化示意图；
[0021]图11A至图11C是根据一些实施例的各个方法的流程图；
[0022]图12是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；
[0023]图13是根据一些实施例的IC装置制造系统及与其相关联的IC制造流程的方块图。
[0024]【符号说明】
[0025]2h:双单元高度
[0026]4M0A
‑
3:导电图案
[0027]4M0B
‑
1:导电图案
[0028]4M0B
‑
4:导电图案
[0029]4M0B
‑
5:导电图案
[0030]4M1
‑
3:导电图案
[0031]4M1
‑
5:导电图案
[0032]4MD
‑
10:MD接触结构
[0033]4MD
‑
3:MD接触结构
[0034]4MD
‑
8:MD接触结构
[0035]4MD
‑
9:MD接触结构
[0036]4NA1:晶体管
[0037]4NA2:晶体管
[0038]4PO
‑
4:栅电极
[0039]4PO
‑
5:栅电极
[0040]4V0
‑
4:通孔结构
[0041]4VB
‑
3:过孔结构
[0042]4VD
‑
2:通孔结构
[0043]4VD
‑
5:通孔结构
[0044]4VG
‑
3:通孔结构
[0045]4VG
‑
4:通孔结构
[0046]4V0
‑
5:通孔结构
[0047]561(560):边缘
[0048]562(560):边缘
[0049]563(560):边缘
[0050]564(560):边缘...

【技术保护点】

【技术特征摘要】
1.一种集成电路装置，其特征在于，包含：一电路区域；一下部金属层，在该电路区域上方，并且包含沿着一第一轴延长的多个下部导电图案；以及一上部金属层，在该下部金属层上方，并且包含：多个上部导电图案，沿着横向于该第一轴的一第二轴延长，该多个上部导电图案包含用以将该电路区域电气耦接到该电路区域外部的外部电路的至少一输入或输出，以及一第一横向上部导电图案，与该多个上部导电图案之中的一第一上部导电图案连续并且沿着该第一轴从该第一上部导电图案突出，该第一横向上部导电图案在该多个下部导电图案之中的一第一下部导电图案上方并且电气耦接到该第一下部导电图案。2.如权利要求1所述的集成电路装置，其特征在于，进一步包含：多个通孔结构，在该上部金属层与该下部金属层之间，该多个通孔结构包含电气耦接该第一横向上部导电图案与该第一下部导电图案的一第一通孔结构。3.如权利要求1所述的集成电路装置，其特征在于，其中该第一上部导电图案是在该多个下部导电图案之中的一第二下部导电图案上方并且电气耦接到该第二下部导电图案。4.如权利要求1所述的集成电路装置，其特征在于，其中该第一横向上部导电图案与该第一上部导电图案的一第一部分连续并且从该第一部分突出，并且该上部金属层进一步包含与该第一上部导电图案的一第二部分连续并且沿着该第一轴从该第二部分突出的一第二横向上部导电图案，该第二部分与该第一部分不同。5.如权利要求4所述的集成电路装置，其特征在于，其中该第二横向上部导电图案是在该多个下部导电图案之中的一第二下部导电图案上方并且电气耦接到该第二下部导电图案。6.如权利要求5所述的集成电路装置，其特征在于，进一步包含：多个通孔结构，在该上部金属层与该下部金属层之间，其中该多个下部导电图案沿着该第二轴并且在该第一下部导电图案与该第二下部导电图案之间包含一第三下部导电图案、一第四下部导电图案以及一第五下部导电图案，该第四下部导电图案沿着该第二轴位于该第三下部导电图案与该第五下部导电图案之间并且直接邻近该第三下部导电图案与该第五下部导电图案，该多个上部导电图案包含在该第三下部导电图案、该第四下部导电图案以及该第五下部导电图案上方的一第二上部导电图案，并且该多...

【专利技术属性】
技术研发人员：张玮玲，陈志良，庄惠中，吴佳典，高嘉鸿，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：