时钟升压电路、片上高压生成电路和电子装置制造方法及图纸

公开了一种时钟升压电路，片上高压生成电路和电子装置。时钟升压电路包括输出端子，输出端子，电容器，连接在输出端子和地之间的第一开关，连接在电容器的第二端和输出端子之间的第二开关，连接在电源端子和输出端子之间的第三开关。输出端子接收时钟信号，电容的第一端接收上升沿延迟的时钟信号。经由时钟信号、上升沿延迟的时钟信号及其组合来控制优选可由MOS管实现的开关，并结合电容器的boost效应，可以将电荷泵使用的时钟信号的输出摆幅有效提高，例如提高到从0到2

【技术实现步骤摘要】
时钟升压电路、片上高压生成电路和电子装置


[0001]本公开涉及集成电路领域，尤其涉及一种时钟升压电路、片上高压生成电路和电子装置。

技术介绍

[0002]现在常见的集成电路芯片电源电压有3V/1.8V/1.2V等。但是对于某些特殊芯片而言，例如闪存(Flash)芯片，其内部操作需要用到高于电源电压的电位，此时就需要在芯片内部设置电压转换电路来自行产生高电位。再例如显示面板，驱动其像素阵列也需要高于电源电压的电位。
[0003]由于电感在芯片上不容易实现和集成，因此通常利用MOS电容、MOS开关等可以方便集成到芯片上的元器件来实现DC
‑
DC转换电路，例如电荷泵。图1示出了在集成电路芯片中使用的电荷泵的例子。在图示的四级迪克森(Dickson)电荷泵中，MOS管(MD1
‑
MD5)串联在输入端和输出端之间，并进行二极管连接，电容C1
‑
C4则分别连接时钟(φ1)和反相时钟(φ2)。Cf用作限流器。
[0004]在实际工作中，输入端连接电源电压V
DD
，奇数级电容和偶数级电容在不同的半个时钟周期执行泵送操作，实现在输出端输出高电平V
HH
。
[0005]随着半导体工艺节点的不断提高，使得集成电路芯片工作的电源电压逐渐降低，而芯片内部例如用来进行闪存编写和擦除的高电压基本不变。这使得电荷泵电路在低电源电压下工作效率较低。
[0006]为此，需要一种能够改进芯片内部电荷泵工作效率的方案。
专利技术内容
[0007]本公开要解决的一个技术问题是提供一种时钟升压电路，能够通过电容器结合充电支路提供摆幅范围增加，尤其是摆幅为0到2
×
V
DD
的时钟信号。由此，能够实现效率更高的片上高压生成电路。
[0008]根据本公开的第一个方面，提供了一种时钟升压电路，包括：输入端子，接收第一时钟信号；输出端子；电容器，所述电容的第一端接收第二时钟信号，所述第二时钟信号和所述第一时钟信号具有相同的下降沿，所述第二时钟信号的上升沿比所述第一时钟信号的上升沿延迟；第一开关，连接在所述输出端子和地之间；第二开关，连接在所述电容器的第二端和所述输出端子之间；充电支路，连接在电源端子和所述输出端子之间；其中，在所述第一时钟信号和所述第二时钟信号均为低电平时，所述第一开关导通，所述第二开关和所述充电支路断开；在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，所述第一开关断开，所述第二开关和所述充电支路导通；在所述第一时钟信号和所述第二时钟信号均为高电平时，所述第一开关和所述充电支路断开，所述第二开关导通。
[0009]根据本公开的第二个方面，提供了一种片上高压生成电路，包括：如第一方面所述的时钟升压电路，所述时钟升压电路输出高值升压的时钟信号；以及电荷泵电路，获取所述
高值升压的时钟信号作为电荷泵电路的时钟信号。
[0010]根据本公开的第三个方面，提供了一种电子装置，包括如第二方面所述的片上高压生成电路。可选地，所述电子装置为存储器或显示装置。
[0011]由此，时钟升压电路通过经由时钟信号、上升沿延迟的时钟信号，已经仅在延迟时段发生变化的信号来控制优选可由MOS管实现的多个开关对电容器的充电，提供摆幅更高的时钟，由此，能够实现效率更高的片上高值升压电路，并改进电子装置的性能。
附图说明
[0012]通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。
[0013]图1示出了在集成电路芯片中使用的电荷泵的例子。
[0014]图2示出了根据本专利技术一个实施例的时钟升压电路的电路图。
[0015]图3示出了图2所示时钟升压电路在工作时的时序图。
[0016]图4示出了根据本专利技术一个实施例的时钟升压电路的电路图。
[0017]图5示出了上升沿延迟电路的组成例。
[0018]图6示出了图4所示时钟升压电路在工作时的时序图。
[0019]图7示出了根据本专利技术一个实施例的时钟升压电路的电路图。
[0020]图8示出了图7所示时钟升压电路在工作时的时序图。
[0021]图9示出了根据本专利技术一个实施例的片上高压生成电路的组成例。
具体实施方式
[0022]下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
[0023]文中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0024]在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
[0025]下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的
关系。
[0026]如前所述，某些特殊类型的集成电路芯片，其内部操作需要用到高电平，例如，闪存芯片在电源电压降低的情况下仍然需要基本不变的编程和擦除高电压。而高电压的生成，依赖于片上设置的高压电路。
[0027]在芯片的电源电压逐渐降低，且芯片内部高压需求基本不变的情况下(即，V
DD
降低，V
HH
需求不变)，现有的高压生成电路需要更多层级的电荷泵，并且工作效率低下。
[0028]为了更好地提高特殊集成电路芯片(例如，闪存芯片)中高压电荷泵的摆幅，本专利技术提出了一种驱动电路，上述驱动电路可以用作时钟升压电路，连接在用于提供时钟信号的振荡器电路之后，并且通过提供幅度倍增的时钟信号来电荷泵的效率，并由此降低功耗。
[0029]图2示出了根据本专利技术一个实施例的时钟升压(Clock signal boost)电路的电路图。
[0030]时钟升压电路1的输入端子接收时钟信号CLK。在此，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟升压电路，其特征在于，包括：输入端子，接收第一时钟信号；输出端子；电容器，所述电容的第一端接收第二时钟信号，所述第二时钟信号和所述第一时钟信号具有相同的下降沿，所述第二时钟信号的上升沿比所述第一时钟信号的上升沿延迟；第一开关，连接在所述输出端子和地之间；第二开关，连接在所述电容器的第二端和所述输出端子之间；充电支路，连接在电源端子和所述输出端子之间；其中，在所述第一时钟信号和所述第二时钟信号均为低电平时，所述第一开关导通，所述第二开关和所述充电支路断开；在所述第一时钟信号为高电平，所述第二时钟信号为低电平时，所述第一开关断开，所述第二开关和所述充电支路导通；在所述第一时钟信号和所述第二时钟信号均为高电平时，所述第一开关和所述充电支路断开，所述第二开关导通。2.根据权利要求1所述的时钟升压电路，其特征在于，包括：上升沿延迟电路，所述上升沿延迟电路的输入端接收所述第一时钟信号，所述上升沿延迟电路的输出端提供所述第二时钟信号。3.根据权利要求1所述的时钟升压电路，其特征在于，所述第一开关为第一NMOS晶体管，所述第二开关为第一PMOS晶体管，所述时钟升压电路还包括连接在所述输入端和所述第一开关的栅极之间的反相器。4.根据权利要求1所述的时钟升压电路，其特征在于，所述第一时钟信号和所述第二时钟信号的高电平均为电源电压。5.如权利要求1所述的时钟升压电路，其特征在于，所述充电支路包括第二NMOS晶体管，所述第二NMOS晶体管的漏极连接所述电源端子，栅极接收所述第一时钟信号，源极连接所述输出端子。6.如权利要求1所述的时钟升压电路，其特征在于，所述充电支路包括：...

【专利技术属性】
技术研发人员：孙锋锋，梅健平，
申请(专利权)人：兆易创新科技集团股份有限公司，
类型：发明
国别省市：