【技术实现步骤摘要】
延迟锁定环路的初始化电路
[0001]本公开大体上涉及电子电路，且更具体地，涉及延迟锁定环路(DLL)的初始化电路。
技术介绍
[0002]DLL接收基准时钟信号并生成延迟时钟信号。DLL通常包括相位检测器、电荷泵、环路滤波器、压控延迟线(VCDL)和初始化电路。初始化电路借助于对环路滤波器充电的控制信号来初始化DLL(即，初始化与DLL相关联的延迟值)。一旦DLL被初始化，相位检测器和电荷泵就可以控制延迟值，使得延迟值等于基准时钟信号的时间周期。这样，将延迟时钟信号锁定到基准时钟信号。
[0003]初始化电路通常生成控制信号，使得延迟值明显小于基准时钟信号的时间周期。此类延迟值可能会导致相位检测器中的定时故障。另外，为了增加延迟值，当控制信号的电压电平增加时，DLL可能经历谐波锁定或DLL可能无法启动。在每一种情况下，会将延迟时钟信号错误地锁定到基准时钟信号。此外，控制信号独立于工艺电压温度变化和基准时钟信号的频率变化，因此无法补偿工艺电压温度变化和基准时钟信号的频率变化。因此，需要一种解决DLL的现有初始化电路的...
【技术保护点】
【技术特征摘要】
1.一种延迟锁定环路(DLL)的初始化电路，其特征在于，所述初始化电路包括：感测电路，所述感测电路被配置成接收第一使能信号、基准时钟信号和基于所述基准时钟信号生成的一组延迟时钟信号，并且输出第二使能信号；以及控制电路，所述控制电路与所述感测电路耦合，并且被配置成接收所述第一和第二使能信号并向所述DLL的环路滤波器提供第一控制信号，以控制与所述DLL相关联的第一延迟值，其中所述第一延迟值在预定持续时间内等于预定延迟值，并且在经过所述预定持续时间之后，所述第一延迟值增加，直到所述基准时钟信号的时间周期与所述第一延迟值之间的差等于阈值。2.根据权利要求1所述的初始化电路，其特征在于，另外包括时钟检测电路，所述时钟检测电路与所述控制电路和所述感测电路耦合，并且被配置成接收所述基准时钟信号且输出所述第一使能信号并将所述第一使能信号提供给所述控制电路和所述感测电路，其中在接收到所述基准时钟信号时所述第一使能信号被取消激活，并且其中在所述经过所述预定持续时间之后，所述第一使能信号从取消激活状态转换为激活状态。3.根据权利要求2所述的初始化电路，其特征在于，所述感测电路包括：第一组触发器(FF)，所述第一组FF被配置成接收所述一组延迟时钟信号且输出第一组FF输出信号；以及第二组FF，所述第二组FF与所述第一组FF耦合，并且被配置成接收所述第一组FF输出信号且输出第二组FF输出信号，其中所述第一和第二组FF中的每个FF另外与所述时钟检测电路耦合，并且被配置成接收所述第一使能信号和所述基准时钟信号，并且其中所述第一和第二组FF另外基于所述第一使能信号和所述基准时钟信号分别输出所述第一和第二组FF输出信号。4.根据权利要求3所述的初始化电路，其特征在于，所述感测电路另外包括：逻辑门，所述逻辑门与所述第二组FF耦合，并且被配置成接收所述第二组FF输出信号且输出中间信号；以及第三FF，所述第三FF与所述逻辑门和所述时钟检测电路耦合，并且被配置成分别接收所述中间信号和所述第一使能信号，其中所述第三FF另外被配置成接收所述基准时钟信号，且基于所述基准时钟信号、所述中间信号和所述第一使能信号输出所述第二使能信号，并且其中所述第三FF另外与所述控制电路耦合且被配置成将所述第二使能信号提供给所述控制电路。5.一种延迟锁定环路(DLL)，其特征在于，包括：初始化电路，所述初始化电路包括：感测电路，所述感测电路被配置成接收第一使能信号、基准时钟信号和基于所述基准时钟信号生成的一组延迟时钟信号，并且输出第二使能信号；以及控制电路，所述控制电路与所述感测电路耦合，并且被配置成接收所述第一和第二使能信号且输出第一控制信号；以及环路滤波器，所述环路滤波器与所述控制电路耦合，并且被配置成接收所述第一控制信号和第二控制信号且输出基准电压以控制与所述DLL相关联的第一延迟值，其中在所述DLL的初始化期间，基于所述第一控制信号输出所述基准电压，使得所述第一延迟值在预定持续时间内等于预定延迟值，并且在经过所述预定持续时间之后，所述第一延迟值增加，直
到所述基准时钟信号的时间周期与所述第一延迟值之间的差等于阈值，并且其中，在所述DLL的所述初始化之后，基于所述第二控制信号输出所述基准电压，使得所述第一延迟值进一步增加，直到所述第一延迟值等于所述基准时钟信号的所述时间周期。6.根据权利要...
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