总线要求控制电路制造技术

本发明专利技术提供一种总线要求控制电路，能够进行不会出现仅有优先度较高的单元占据总线权的现象的请求信号的输出控制。该电路设有在从接收到要求许可信号后至规定的请求间隔的期间内进行计数的计数器，在计数器的计数期间内，不管缓冲存储器的空闲空间状态如何都禁止发送请求信号。另外，在计数器结束计数后，若缓冲存储器中存在空闲空间，则向判优器发送请求信号。

【技术实现步骤摘要】

【技术保护点】
一种总线要求控制电路，被设置在判优电路中的优先度较高的信号处理电路中，其特征在于，具有：请求信号发送部，向所述判优电路发送用于要求总线权的请求信号；和要求许可信号接收部，接收响应被发送到所述判优电路的所述请求信号而从所述判优 电路反馈来的要求许可信号，在从接收所述要求许可信号接受部接收到所述要求许可信号起经过了规定的时间后，进行从所述请求信号发送部的所述请求信号的发送。

【技术特征摘要】
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【专利技术属性】
技术研发人员：中薗启介，上野晃，
申请(专利权)人：奥林巴斯株式会社，
类型：发明
国别省市：JP[日本]