一种高速并串数据转换系统技术方案

一种涉及电数字数据处理的高速并串数据转换系统，包括高速锁相环，还包括比位转换器和串化器，其中，比位转换器对输入的高位数并行数据信号用倍频时钟进行处理，产生低位数的并行数据输出信号；串化器接收比位转换器所输出的并行数据信号，串化器根据高速锁相环所产生的时钟信号，产生串行输出数据信号；高速锁相环包括控制信号发生器和压控振荡器，控制信号发生器根据不同时钟输入信号，产生相位／频率差信号，得到相关的电流控制信号，压控振荡器根据电流控制信号产生Ｎ个同频率不同相位的时钟，其中相邻两个时钟的相位差为３６０／Ｎ°，第Ｎ个时钟与第一个时钟的相位差也为３６０／Ｎ°，本发明专利技术成本低、可实施性能强。

【技术实现步骤摘要】

【技术保护点】
一种高速并串数据转换系统，包括高速锁相环，其特征在于：还包括比位转换器和串化器，其中，所述的比位转换器对输入的高位数并行数据信号用倍频时钟进行处理，产生低位数的并行数据输出信号：串化器接收比位转换器所输出的并行数据信号，串化 器根据高速锁相环所产生的时钟信号，产生串行输出数据信号。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘元成，周晓新，刘鲲，
申请(专利权)人：深圳市力合微电子有限公司，
类型：发明
国别省市：94[中国|深圳]