片上帕尔贴制冷器件及其制作方法技术

本申请涉及半导体技术领域，公开了一种片上帕尔贴制冷器件及其制作方法，该器件包括：位于半导体衬底中的第一类型阱区，位于半导体衬底表面上的多晶硅栅极和伪栅，位于第一类型阱区中的第一类型掺杂区，位于第一类型阱区中的第二类型掺杂区，位于第一段上方的第一通孔和位于第二段上方的第二通孔。伪栅形成为具有间隔的两段结构，两段结构中远离间隔的部分区域与半导体衬底之间不具有栅绝缘层。第一类型掺杂区至少与伪栅的第一段在半导体衬底上的正投影区重叠。第二类型掺杂区至少与多晶硅栅极和伪栅的第二段在半导体衬底上的正投影区重叠。本申请实施方式中，热流方向是从器件内部向表面的方向流动，从而实现散热制冷。从而实现散热制冷。从而实现散热制冷。

【技术实现步骤摘要】
片上帕尔贴制冷器件及其制作方法


[0001]本专利技术一般涉及半导体
，特别涉及一种片上帕尔贴制冷器件及 其制作方法。

技术介绍

[0002]芯片被称为现代工业的“粮食”，是信息技术产业重要的基础性部件， 手机、计算机汽车、工业控制、物联网、大数据、人工智能等这些领域的发 展都离不开芯片。芯片在使用中除了按设计的功能工作外，还会无法避免的 产生热量，使热量高效率的耗散出去以维持芯片内部器件工作在安全温度是 保证产品安全和可靠性的重要课题。随着芯片规模的增加、速度的提高，该 课题越来越有挑战性，需要引入创新的思路和方法。
[0003]帕尔帖效应指当电流流过不同导体组成的回路时，在不同导体的接头处 分别产生吸热、放热现象。现有基于金属的帕尔贴效应的设计，其一方面制 冷降温效果较弱，另一方面与现有半导体CMOS工艺不兼容，并且还需要额 外的降温模式，给应用带来不便。因此，需要提供一种片上帕尔贴制冷器件， 以实现更好的工艺兼容性和降温效果。

技术实现思路

[0004]本专利技术的目的在于提供一种片上帕尔贴制冷器件及其制作方法，提供与 现有CMOS工艺兼容的帕尔贴器件，改善降温效果。
[0005]本申请公开了一种片上帕尔贴制冷器件，包括：
[0006]位于半导体衬底中的第一类型阱区；
[0007]位于所述半导体衬底表面上的多晶硅栅极和伪栅，所述伪栅形成为具有 间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体 衬底之间不具有栅绝缘层；
[0008]位于所述第一类型阱区中的第一类型掺杂区，所述第一类型掺杂区至少 与所述伪栅的第一段在所述半导体衬底上的正投影区重叠；
[0009]位于所述第一类型阱区中的第二类型掺杂区，所述第二类型掺杂区至少 与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠；
[0010]位于所述第一段上方的第一通孔和位于所述第二段上方的第二通孔。
[0011]在一个优选例中，还包括：连接所述第一通孔的第一三态控制门和连接 所述第二通孔的第二三态控制门，所述第一三态控制门的输出端连接所述第 一通孔，所述第一三态控制门的第一输入端和第二输入端分别连接第一控制 信号和第一使能信号，所述第二三态控制门的输出端连接所述第二通孔，所 述第二三态控制门的第一输入端和第二输入端分别连接第二控制信号和第二 使能信号。
[0012]在一个优选例中，该器件包括正常模式、制冷模式和加热模式，其中， 当所述第一和第二使能信号均为低电平时，该器件为正常模式；当所述第一 和第二使能信号均为高电平且所述第一控制信号为低电平，第二控制信号为 高电平时，该器件为制冷模式；当所述
第一和第二使能信号均为高电平且所 述第二控制信号为低电平，第一控制信号为高电平时，该器件为加热模式。
[0013]在一个优选例中，所述伪栅的第一段中靠近所述间隔的区域掺杂为第一 类型。
[0014]在一个优选例中，所述伪栅的第二段中靠近所述间隔的区域掺杂为第二 类型。
[0015]在一个优选例中，所述多晶硅栅极与所述伪栅之间的间距大于0.5微米。
[0016]本申请还公开了一种片上帕尔贴制冷器件，包括：
[0017]位于半导体衬底中相邻的第一类型阱区和第二类型阱区；
[0018]位于所述第一类型阱区上方的第一多晶硅栅极和第一伪栅，位于所述第 二类型阱区上方的第二多晶硅栅极和第二伪栅，其中，所述第一伪栅和所述 第二伪栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔 的部分区域与所述半导体衬底之间不具有栅绝缘层，并且，所述第一伪栅的 第二段和所述第二伪栅的第二段相连；
[0019]位于所述半导体衬底中的第一类型掺杂区，所述第一类型掺杂区至少与 所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅 栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且， 所述第一伪栅的第一段掺杂为第一类型；
[0020]位于所述半导体衬底中的第二类型掺杂区，所述第二类型掺杂区至少与 所述第二伪栅的第二段在所述半导体衬底上的正投影区，及所述第一多晶硅 栅极和所述第一伪栅的第二段在所述半导体衬底上的正投影区重叠，并且， 所述第二伪栅的第二段掺杂为第二类型；
[0021]位于所述第一伪栅的第一段上方的第一通孔和位于所述第二伪栅的第 一段上方的第二通孔。
[0022]在一个优选例中，所述第一类型掺杂区覆盖的面积等于所述第二类型阱 区的面积。
[0023]在一个优选例中，所述第二类型掺杂区覆盖的面积等于所述第一类型阱 区的面积。
[0024]本申请还公开了一种片上帕尔贴制冷器件的制作方法，包括：
[0025]在半导体衬底中的第一类型阱区上形成栅绝缘层，并且所述栅绝缘层暴 露部分所述第一类型阱区；
[0026]在所述第一类型阱区上形成多晶硅栅极和伪栅，所述伪栅形成为具有间 隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬 底之间不具有栅绝缘层，所述间隔位于暴露的所述部分第一类型阱区；
[0027]在所述第一类型阱区中形成第一类型掺杂区，所述第一类型掺杂区至少 与所述伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述伪栅 的第一段掺杂为第一类型；
[0028]在所述第一类型阱区中形成第二类型掺杂区，所述第二类型掺杂区至少 与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠， 并且，所述伪栅的第二段掺杂为第二类型；
[0029]分别在所述第一段上方形成第一通孔和在所述第二段上方形成第二通 孔。
[0030]本申请还公开了一种片上帕尔贴制冷器件的制作方法，包括：
[0031]在半导体衬底中的第一类型阱区和第二类型阱区上形成栅绝缘层，并且 所述栅绝缘层暴露部分所述第一类型阱区和部分所述第二类型阱区；
[0032]在所述第一类型阱区上形成第一多晶硅栅极和第一伪栅并在所述第二 类型阱区上形成第二多晶硅和第二伪栅，其中，所述第一伪栅和所述第二伪 栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分 区域与所述半导体衬底之间不具有栅绝缘层，所述间隔位于暴露的所述部分 第一类型阱区和所述部分第二类型阱区；
[0033]在所述半导体衬底中形成第一类型掺杂区，所述第一类型掺杂区至少与 所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅 栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且， 所述第一伪栅的第一段掺杂为第一类型；
[0034]在所述半导体衬底中形成第二类型掺杂区，所述第二类型掺杂区至少与 所述第二伪栅的第二段在所述半导体衬底上的正投影区，及所述第一多晶硅 栅极和所述第一伪栅的第二段在所述半导体衬底上的正投影区重叠，并且， 所述第二伪栅的第二段掺杂为第二类型；
[0035]在所述第一伪栅的第一段上方形成第一通孔并在所述第二伪栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种片上帕尔贴制冷器件，其特征在于，包括：位于半导体衬底中的第一类型阱区；位于所述半导体衬底表面上的多晶硅栅极和伪栅，所述伪栅形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层；位于所述第一类型阱区中的第一类型掺杂区，所述第一类型掺杂区至少与所述伪栅的第一段在所述半导体衬底上的正投影区重叠；位于所述第一类型阱区中的第二类型掺杂区，所述第二类型掺杂区至少与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠；位于所述第一段上方的第一通孔和位于所述第二段上方的第二通孔。2.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，还包括：连接所述第一通孔的第一三态控制门和连接所述第二通孔的第二三态控制门，所述第一三态控制门的输出端连接所述第一通孔，所述第一三态控制门的第一输入端和第二输入端分别连接第一控制信号和第一使能信号，所述第二三态控制门的输出端连接所述第二通孔，所述第二三态控制门的第一输入端和第二输入端分别连接第二控制信号和第二使能信号。3.根据权利要求2所述的片上帕尔贴制冷器件，其特征在于，该器件包括正常模式、制冷模式和加热模式，其中，当所述第一和第二使能信号均为低电平时，该器件为正常模式；当所述第一和第二使能信号均为高电平且所述第一控制信号为低电平，第二控制信号为高电平时，该器件为制冷模式；当所述第一和第二使能信号均为高电平且所述第二控制信号为低电平，第一控制信号为高电平时，该器件为加热模式。4.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，所述伪栅的第一段中靠近所述间隔的区域掺杂为第一类型。5.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，所述伪栅的第二段中靠近所述间隔的区域掺杂为第二类型。6.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，所述多晶硅栅极与所述伪栅之间的间距大于0.5微米。7.一种片上帕尔贴制冷器件，其特征在于，包括：位于半导体衬底中相邻的第一类型阱区和第二类型阱区；位于所述第一类型阱区上方的第一多晶硅栅极和第一伪栅，位于所述第二类型阱区上方的第二多晶硅栅极和第二伪栅，其中，所述第一伪栅和所述第二伪栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，并且，所述第一伪栅的第二段和所述第二伪栅的第二段相连；位于所述半导体衬底中的第一类型掺杂区，所述第一类型掺杂区至少与所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述第一伪栅的第一段掺杂为第一类型；位于所述半导体衬底中的第二类型掺杂区，所述第二类型掺杂区至少与所述第二伪栅的第二段在所述半导体衬...

【专利技术属性】
技术研发人员：张雄，
申请(专利权)人：澜起科技股份有限公司，
类型：发明
国别省市：