确定要被包括到单位间隔中的过采样数据制造技术

在一些实施方式中，一种芯片包括：用于从接收到的信号中产生过采样数据的采样电路；以及用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。还描述和要求了其它实施方式。

【技术实现步骤摘要】

本专利技术的实施方式一般涉及相位跟踪技术，尤其涉及用于确定哪些过采样 数据将要成为在确定接收信号比特值时所用的不同过釆样数据组(单位间隔) 中的一部分的电路、方法和系统。
技术介绍
在高速串行数据接收机的数据恢复过程中，相位跟踪起着十分重要的作 用，因为它可以确定在多组过采样数据中的正确数据。已提出了各种不同的用 于拾取样本的技术，其中包括跟踪输入流的边沿移动和基于样本离这些边沿的 中心(即，眼图的中心)有多近来为评价这些样本。然而，这些现有技术都存 在着一些快速且较大抖动的问题。 一个问题是在从计分逻辑到拾取位置的实 际变化的路径中存在着基于该评价的环路反应时间，它限制了系统能够响应抖 动的速度。第二个问题是基于边沿信息来评价每一个拾取位置是假定每一个眼图具有相同数目的过采样数据(OSD)(比如，5个OSD)并且OSD组(或块)(比如， 50个OSD)具有一致的关于抖动的信息。然而，当抖动很快和/或很大时，这 些假设可能不正确。响应于这样的抖动， 一些眼图是6个OSD宽，而其它眼 图可能是4个OSD宽甚至更少。另外，较早的OSD和较晚的OSD可能包括不 同的关于信道中的抖动的信息。数字视频接口(DVI)是一种适用于在芯片之间提供视频信号的标准，并且 与高清晰度多媒体接口(HDMI凍容产品在部分程度上兼容适用。DVI包括发射 机和接收机必须符合互操作性的眼图特征规范。然而，市场上的一些发射机并 不遵循DVI规范，并且都是DVI非兼容发射机。在这种情况下，当期待接受 来自DVI兼容发射机信号的那些相位跟踪器时常会显示出与接受来自非兼容 发射机信号一样糟的结果(比如，有噪声的屏幕)。另外， 一些用户想使用扩频时钟来减小电磁干扰(EMI)，这样输入流就变成为DVI非兼容。DVI兼容输入和DVI非兼容输入可能在眼图形状方面具有差异。有时候， DVI兼容信号被说成是非相干的，B卩，在发射机中时钟信号没有通过用于 创建待发送数据信号的锁相环路(PLL)。 一些DVI非兼容发射机具有使时钟信 号通过用于创建待发送数据信号的PLL。有时候，这被说成是相干的并且 添加了有时导致一些闭合眼图的额外延迟。
技术实现思路
在一些实施方式中， 一种芯片包括用于从接收信号中产生出过采样数据 的采样电路；以及用于确定哪些过采样数据将成为不同单位间隔的一部分的逻 辑电路，其中一些单位间隔所具有的过采样数据的数目不同于单位间隔通常所 包括的过采样数据的数目。该逻辑可以包括流水线中的多个级，其中过采样数 据以通过这些级的行方式排列，并且其中该逻辑同时估算不同行中的不同过采 样数据段。在其它实施方式中， 一种方法包括对接收信号进行采样以产生过采样数据；以及确定哪些过采样数据将成为不同单位间隔的一部分，其中一些单位间 隔具有的过采样数据的数目不同于单位间隔通常所包括的过采样数据的数目。在其它实施方式中， 一种系统包括导体；以及含用于将数据发送到上述 导体发射机的第一芯片。该系统还包括第二芯片，用于接收来自导体的所发送 的数据，第二芯片具有含采样电路的处理电路以便从接收信号中产生出过采样 数据。第二芯片还包括用于确定哪些过采样数据将成为不同单位间隔的一部分 的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于单位间隔通常所 包括的过采样数据的数目。还描述并要求了其它实施方式。附图说明下文参照用于示出本专利技术各实施方式的描述和附图，可以理解本专利技术。然 而，本专利技术并不限于这些附图的细节。图1是根据本专利技术的一些实施方式的系统的框图，该系统包括带发射机的芯片、导体以及带接收机的芯片。图2是根据本专利技术的一些实施方式的典型信号的过采样数据和单位间隔的图示。图3是根据本专利技术的一些实施方式图1的接收机的示例框图。 图4是根据本专利技术的一些实施方式的过采样数据行的图示。图6-12是根据本专利技术的一些实施方式的各级流水线的框图。图13是根据本专利技术的一些实施方式的各级流水线和相关处理的框图。图14是可与本专利技术的一些实施方式一起使用的伪代码。图15-16是根据本专利技术的一些实施方式的各级流水线和相关处理的框图。图17是可与本专利技术的一些实施方式一起使用的伪代码。图18是根据本专利技术的一些实施方式图1的接收机的示例框图。 图19是根据本专利技术的一些实施方式的系统的框图。具体实施例方式在一些实施方式中，本专利技术包括用于确定哪些过采样数据(OSD)将成为确 定接收信号比特值时所用的OSD组(或)块中的一部分的电路、方法和系统。 这些OSD组被称为单位间隔(UI)。可以估算UI中的OSD，以确定它们是否 代表高或低电压(l或0)。在一些实施方式中，OSD可以组成多个行，并且 使这些行通过各级流水线。对于一些确定过程，接收机估算两段OSD:—段来自一行中最后一组OSD， 而另一段则来自按时间顺序的下一行中的第一组OSD。该第二段被称为预测 (look ahead)段或预测0SD，因为它们在时间顺序上较迟。然而，在一些实 施方式中，对于大多数确定过程，是估算来自一行的OSD，并且没有任何对下 一行的超前。在一些实施方式中，在同一行中可能有预测段；在其它实施方式 中，在同一行中也可能有回顾(look behind)段；并且在其它实施方式中，可 能有预测和回顾段。第一段可以被称为典型段，并且它可以包括的OSD的数 目等于UI中所通常包括的数目。然而，在一些情况下，UI中可以包括比典型 OSD数目要少的OSD并且少于一行中通常的数目。例如，在5X过采样系统中， UI通常包括5个0SD。这种情况下，典型段将包括5个OSD。本专利技术可以应用于各种系统，图l只是一个示例。参照图1，系统包括带有发射机(TX)14的芯片12，该发射机将导体16-1 ... 16-N上的数据信号TDl ... TDN以及导体18上的时钟信号发送到芯片20中的接收机22。这些信号可以 差分地发送。也可以发送其它信号(未示出)。接收机22包括处理电路30， 该处理电路30接收由锁相环路(PLL) 26同步的来自采样电路的OSD并且提供 输出信号RD1 ...RDN。芯片20包括用于与导体16-1 ... 16-N对接的芯片接口 结构32-l ... 32-N以及用于与导体18对接的芯片接口结构36。在不同的实现 方式中，这些接口结构可以包括不同的对象。图2示出了输入数据TD1的理想化示例，该输入数据TD1包括具有DN (数据负)和DP (数据正)分量的差分信号。UI是一比特数据的时间。在本 示例中，当DP>DN时该信号代表1，当DP〈DN时该信号代表0。在图2中， 示出了四个UI，被称为UIl、 UI 2、 UI3禾卩UI4。在UI1期间，数据比特具 有逻辑高值(它在这种情况下表示1，但在其它情况下表示O)。在UI2、 UI3 和UI4期间，数据比特分别具有O、 l禾卩l值。在每一个UI期间，有用PLL26 的输出来同步的5个数据样本，如图2中的箭头所示。UI期间的输入信号被称 为眼图。尽管UI通常具有5个0SD，但是因抖动或其它事情，特定单位间隔可以 具有多于5个或少于5个的OSD。例如，特定UI可以具有4个或6个OSD， 或者在一些情况下甚至是3个或7个OSD。图3示出了处理电路30的一些实施方式的细节，尽管本文档来自技高网...

【技术保护点】
一种芯片，包括：　　　　用于从接收到的信号中产生过采样数据的采样电路；以及　　　　用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。

【技术特征摘要】
US 2006-11-3 11/592,7921.一种芯片，包括用于从接收到的信号中产生过采样数据的采样电路；以及用于确定哪些过采样数据将成为不同单位间隔的一部分的逻辑，其中一些单位间隔所具有的过采样数据的数目不同于所述单位间隔通常所包括的过采样数据的数目。2. 如权利要求l所述的芯片，其特征在于，对于至少一些确定过程，所述逻辑估算一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采 样数据来进行预测。3. 如权利要求2所述的芯片，其特征在于，所述过采样数据排列成行，并且 对于一些确定过程，所述段处于其中的一行之中，而所述附加过采样数据则处于另 一行之中。4. 如权利要求2所述的芯片，其特征在于，所述逻辑包括流水线中的多个级， 所述过采样数据排列成行并且这些行历经所述多个级，所述逻辑同时估算不同行中 的不同段的过采样数据。5. 如权利要求4所述的芯片，其特征在于，对于至少一些确定过程，所述逻 辑估算一段过采样数据，并且还通过估算按时间顺序发生在所述段之后的附加过采样数据进行预测。6. 如权利要求5所述的芯片，其特征在于，对于一些确定过程，所述段是其 所在行中最后一组过采样数据，而所述附加过釆样数据是按时间顺序的下一行中的 第一组过采样数据。7. 如权利要求4所述的芯片，其特征在于，基于何时创建过采样数据这一顺 序将所述多行过采样数据保存在所述多个级中，使得待创建的第一行是首先通过所 述流水线的。8. 如权利要求4所述的芯片，其特征在于，特定级中正被估算的一行中的至 少一段在所述级内是用指针来标识的，并且当一行行进在所述流水线中时，所述指 针朝着所述行末端移动，其移动量等于前一级所找到的将要被包括到单位间隔中的 过采样数据的数目。9. 如权利要求4所述的芯片，其特征在于，所述流水线中后面的一些级具有 比所述流水线中前面的一些级要小的容量。10. 如权利要求4所述的芯片，其特征在于，当一行历经至少一些级时，该行中正被估算的过采样数据在一级内移动其相对位置。11. 如权利要求4所述的芯片，其特征在于，所述逻辑基于所述单位间隔的 内容进一步确定输出比特的值，每一行在历经所有的级时通常会提供特定数目的比 特，如果这些行多次提供多于所述特定数目的比特，则该事实在用于将来的行的确 定过程中被考虑直到将来的行提供少于所述特定数目的比特，如果一行多次提供少 于所述特定数目的比特，则该事实在用于将来的行的确定过程中被考虑直到将来的 行提供多于所述特定数目的比特。12. 如权利要求4所述的芯片，其特征在于，所述行具有50个过采样数据， 通常每个单位间隔有5个过釆样数据，并且平均来看，在所述50个过采样数据中 有IO个输出比特。13. 如权利要求4所述的芯片，其特征在于，所述逻辑使用表格以帮助所述 确定过程。14. 如权利要求4所述的芯片，其特征在于，所述逻辑包括用于在所述确定 过程之前改变一...

【专利技术属性】
技术研发人员：H崔，
申请(专利权)人：晶像股份有限公司，
类型：发明
国别省市：US[美国]