本揭示文件揭示了一种记忆体装置、记忆体系统以及记忆体装置的制造方法。该记忆体装置包括多个记忆体单元，记忆体单元中各自包括彼此串联耦合的存取晶体管与电阻器。记忆体单元的电阻器各自形成为设置于基板上方的多个互连结构中的一者。记忆体单元的存取晶体管设置相对于第一金属化层，此第一金属化层含有来自基板的多个互连结构。基板的多个互连结构。基板的多个互连结构。
【技术实现步骤摘要】
记忆体装置、记忆体系统以及记忆体装置的制造方法
[0001]本揭示文件是关于一种记忆体装置、一种记忆体系统以及一种记忆体装置的制造方法，特别是关于一种金属
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绝缘体
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金属结构的金属熔丝记忆体装置、记忆体系统以及制造方式。
技术介绍
[0002]通常，记忆体装置可以是挥发性记忆体装置及非挥发性记忆体(non
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volatile memory，NVM)装置。挥发性记忆体装置可在提供电力时储存数据，但一旦关闭电力，会丢失储存的数据。一次性可程序(one
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time programmable，OTP)记忆体装置是一种常用于只读记忆体(read
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only memory，ROM)的非挥发性记忆体。当一次性可程序记忆体装置被程序化后，此装置就不能再被程序化。电子熔丝(electronic fuse，eFuse)记忆体单元是一种一次性可程序记忆体装置，包括一种单晶体管单电阻器(one
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transistor,one
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resistor，1T1R)组态。随着技术的不断进步且遵循莫耳定律，需要具有小单元面积的装置。
技术实现思路
[0003]一种记忆体装置，包含多个记忆体单元，记忆体单元各自包括彼此串联耦合的一个存取晶体管及一个电阻器。这些记忆体单元的电阻器各自形成为设置于一个基板上方的多个互连结构中之一。这些记忆体单元的存取晶体管设置相对于一个第一金属化层，此第一金属化层含有来自此基板的互连结构。
[0004]一种记忆体系统，包含一个第一记忆体阵列及多个第一控制电路。第一记忆体阵列包括多个第一记忆体单元，其中第一记忆体单元各自包括一个电阻器及一个或多个存取晶体管，存取晶体管各自串联耦合至电阻器。第一控制电路用以存取第一记忆体阵列，其中第一控制电路各自包括一个或多个控制晶体管。其中第一记忆体单元的存取晶体管垂直设置于第一记忆体单元的电阻器上方，且第一记忆体单元的电阻器垂直设置于第一控制电路的控制晶体管上方。
[0005]一种记忆体装置的制造方法，包含以下步骤：沿着基板的主表面形成多个控制晶体管。在控制晶体管上方形成一个第一金属化层，其中第一金属化层包括多个第一互连结构。在第一金属化层上方形成多个存取晶体管。其中第一互连结构各自串联耦合至存取晶体管中的至少一对应者，进而形成多个一次性可程序记忆体单元。
附图说明
[0006]本揭示文件的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
[0007]图1A示出了根据一些实施例的实例记忆体装置的示意方块图；
[0008]图1B示出了根据一些实施例的图1A的记忆体装置的一部分的实例电路图；
[0009]图2示出了根据一些实施例的图1A至图1B的记忆体装置的记忆体单元的实例电路图；
[0010]图3A示出了根据一些实施例的实例记忆体装置的方块图的三维透视图；
[0011]图3B示出了根据一些实施例的图3A的记忆体装置的横截面图；
[0012]图4示出了根据一些实施例的记忆体装置电力开关的实例电路图；
[0013]图5示出了根据一些实施例的记忆体装置的头座电路的实例电路图；
[0014]图6A示出了根据一些实施例的实例记忆体装置的方块图的三维透视图；
[0015]图6B示出了根据一些实施例的图6A中记忆体装置的横截面图；
[0016]图7示出了根据一些实施例的制造记忆体装置的实例方法的流程图。
[0017]【符号说明】
[0018]100:记忆体装置
[0019]102:控制器
[0020]103:记忆体单元
[0021]103A～103H:记忆体单元
[0022]104:记忆体阵列
[0023]112:字元线驱动器
[0024]114:源极线驱动器
[0025]116:位元线驱动器
[0026]118:感测放大器
[0027]202:熔丝电阻器
[0028]204:存取晶体管
[0029]300:记忆体装置
[0030]302,304:存取晶体管
[0031]312,314:熔丝电阻器
[0032]322,324:控制电路
[0033]332,334:感测放大器
[0034]332a,334a:感测放大器晶体管
[0035]332b,334b:字元线驱动晶体管
[0036]340a:字元线
[0037]340b:字元线驱动器
[0038]350:基板
[0039]400:电力开关
[0040]402:电力开关控制电路
[0041]404:电力开关供应电路
[0042]500:头座电路
[0043]502:头座控制电路
[0044]504:头座供应电路
[0045]600:记忆体装置
[0046]602,604:存取晶体管
[0047]612,614:熔丝电阻器
[0048]622,624:控制电路
[0049]632,634:感测放大器
[0050]640a:字元线
[0051]640b:字元线驱动器
[0052]662:电力开关供应电路
[0053]664:头座供应电路
[0054]672:电力开关控制电路
[0055]672a:电力开关晶体管
[0056]674:头座控制电路
[0057]674a:头座电路晶体管
[0058]700:方法
[0059]702～706:操作
[0060]WL,WL[0]～WL[m]:字元线
[0061]WL0～WL3:字元线
[0062]SL,SL[0]～SL[m]:源极线
[0063]BL,BL[0]～BL[k]:位元线
[0064]BL0,BL1:位元线
[0065]T0～T7:晶体管
[0066]R0～R7:电阻器
[0067]G:栅极
[0068]D:漏极
[0069]S:源极
[0070]MP,M0～Mn:金属化层
[0071]VG,V0～Vn
‑
1:通孔结构
[0072]VQPS,MVDD:供应电压
[0073]YSELB,YSELB
’
,PCGATE,PS,PD:控制信号
[0074]VSS:电压
[0075]VDDQ:程序电压
[0076]VDDHD:读取电压
具体实施方式
[0077]以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种记忆体装置，其特征在于，包含：多个记忆体单元，所述多个记忆体单元各自包括彼此串联耦合的一存取晶体管及一电阻器；其中所述多个记忆体单元的所述电阻器各自形成为设置于一基板上方的多个互连结构中之一；及其中所述多个记忆体单元的所述存取晶体管设置相对于一第一金属化层，该第一金属化层含有来自该基板的所述多个互连结构。2.如权利要求1所述的记忆体装置，其特征在于，其中所述多个记忆体单元各自包括一一次性可程序电熔丝。3.如权利要求1所述的记忆体装置，其特征在于，进一步包含多个第二金属化层，所述多个第二金属化层各自具有设置于所述存取晶体管与该第一金属化层之间的一对应多个互连结构。4.如权利要求3所述的记忆体装置，其特征在于，其中所述多个第二金属化层各自的所述多个互连结构中的至少之一将所述存取晶体管中的一或多者电性耦合至所述电阻器中的一对应者。5.一种记忆体系统，其特征在于，包含：一第一记忆体阵列，包括多个第一记忆体单元，其中所述多个第一记忆体单元各自包括一电阻器及一或多个存取晶体管，所述存取晶体管各自串联耦合至该电阻器；及多个第一控制电路，用以存取该第一记忆体阵列，其中所述多个第一控制电路各自包括一或多个控制晶体管；其中所述多个第一记忆体单元的所述存取晶体管垂直设置于所述多个第一记忆体单元的所述电阻器上方，且所述多个第一记忆体单元的所述电阻器垂直设置于所述多个第一控制电路的所述控制晶体管上方。6.如权利要求5所述的记忆体系统，其特征在于，进一步包含：一第二记忆体阵列，包括多个第二记忆体单元，其中所述多个第二记忆体单元各自包括一电阻器及串联耦合至该电阻器的一或多个存取晶体管；多个第二控制电路，用以存取该第二记忆体阵列，其中所述多个第二控制电路各自包括一或多...
【专利技术属性】
技术研发人员：张盟昇，黄家恩，王奕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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