众核芯片及其制造方法、路由重构方法、装置制造方法及图纸

本公开提供了一种众核芯片及其制造方法、路由重构方法、装置，该众核芯片包括：多个第一处理核；至少一个第二处理核，设置于多个第一处理核的周边；多个路由节点，每个路由节点与部分第一处理核可配置连接，并且至少部分路由节点与至少一个第二处理核可配置连接；在检测到多个第一处理核中存在至少一个故障核时，将至少一个第二处理核替换至少一个故障核，并通过配置每个路由节点对应的可配置连接关系，使得每个路由节点对应连接一个非故障的第一处理核或用于替换故障核的第二处理核。根据本公开的技术方案，能够提升芯片资源利用率，降低芯片制造成本。芯片制造成本。芯片制造成本。

【技术实现步骤摘要】
众核芯片及其制造方法、路由重构方法、装置


[0001]本公开涉及计算机
，特别涉及一种众核芯片及其制造方法、路由重构方法、路由重构装置。

技术介绍

[0002]芯片(如人工智能芯片)可以由一枚或多枚处理器组成，且一枚处理器中通常集成多个完整的计算引擎(或者说处理核)，一枚处理器内的多个处理核之间可以通过路由相互协作，共同执行所需任务。

技术实现思路

[0003]本公开提供一种众核芯片及其制造方法、路由重构方法、路由重构装置。
[0004]第一方面，本公开提供了一种众核芯片，该众核芯片包括：
[0005]多个第一处理核；
[0006]至少一个第二处理核，设置于所述多个第一处理核的周边；
[0007]多个路由节点，每个路由节点与部分第一处理核可配置连接，并且至少部分路由节点与至少一个第二处理核可配置连接；
[0008]在检测到所述多个第一处理核中存在至少一个故障核时，将至少一个第二处理核替换所述至少一个故障核，并通过配置每个路由节点对应的可配置连接关系，使得每个路由节点对应连接一个非故障的第一处理核或用于替换故障核的第二处理核。
[0009]第二方面，本公开提供了一种众核芯片的制造方法，该制造方法包括：
[0010]制造多个第一处理核；
[0011]在所述多个第一处理核的周边制造至少一个第二处理核；
[0012]制造多个路由节点，并使得每个路由节点与部分第一处理核可配置连接，且至少部分路由节点与至少一个第二处理核可配置连接；r/>[0013]在检测到所述多个第一处理核中存在至少一个故障核时，将至少一个第二处理核替换所述至少一个故障核，并通过配置每个路由节点对应的可配置连接关系，使得每个路由节点对应连接一个非故障的第一处理核或用于替换故障核的第二处理核。
[0014]第三方面，本公开提供了一种路由重构方法，应用于上述众核芯片，该路由重构方法包括：
[0015]确定所述多个第一处理核中的至少一个故障核；
[0016]根据所述故障核的位置信息，选择相应的第二处理核替换所述故障核；
[0017]根据每个所述路由节点与所述第一处理核、所述第二处理核之间的可配置连接关系，对所述众核芯片的路由连接关系进行重构，以使每个所述路由节点被配置为与一个非故障的第一处理核或所选择的第二处理核对应连通。
[0018]第四方面，本公开提供了一种路由重构装置，应用于上述众核芯片，该路由重构装置包括：
[0019]检测单元，用于确定所述多个第一处理核中的至少一个故障核；
[0020]选择单元，用于根据所述故障核的位置信息，选择相应的第二处理核替换所述故障核；
[0021]重构单元，用于根据每个所述路由节点与所述第一处理核、所述第二处理核之间的可配置连接关系，对所述众核芯片的路由连接关系进行重构，以使每个所述路由节点被配置为与一个非故障的第一处理核或所选择的第二处理核对应连通。
[0022]根据本公开实施例提供的众核芯片及其制造方法、路由重构方法、路由重构装置的技术方案，通过将第一处理核作为主处理核，同时配置至少一个第二处理核作为备用处理核，每个路由节点与对应的部分第一处理核之间可配置连接，且至少部分路由节点中每个路由节点与对应的至少一个第二处理核之间可配置连接，在至少一个第一处理核出现故障时，将相应第二处理核替代故障的第一处理核，同时通过调整每个路由节点对应的可配置连接关系中的连接状态，以对众核芯片的路由进行调整重构，以使得众核芯片在出现处理核故障的情况下仍能够维持正常工作，有效改善了由于处理核故障而导致芯片不能使用的情况，从而有利于提高芯片资源的利用率，有效降低了芯片资源的浪费，有效节省了芯片的制造成本。
[0023]应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0024]附图用来提供对本公开的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开，并不构成对本公开的限制。通过参考附图对详细示例实施例进行描述，以上和其他特征和优点对本领域技术人员将变得更加显而易见，在附图中：
[0025]图1为相关技术中一种众核芯片的结构示意图；
[0026]图2为本公开实施例提供的一种众核芯片的结构示意图；
[0027]图3为一种众核芯片在多个第一处理核中不存在故障核的情况下的路由连接关系示意图；
[0028]图4为一种众核芯片在多个第一处理核中存在故障核的情况下的路由连接关系示意图；
[0029]图5为本公开实施例提供的另一种众核芯片的结构示意图；
[0030]图6为另一种众核芯片在多个第一处理核中存在故障核的情况下的路由连接关系示意图；
[0031]图7为本公开实施例提供的另一种众核芯片的结构示意图；
[0032]图8为另一种众核芯片在多个第一处理核中存在故障核的情况下的路由连接关系示意图；
[0033]图9为本公开实施例提供的另一种众核芯片的结构示意图；
[0034]图10为另一种众核芯片在多个第一处理核中存在故障核的情况下的路由连接关系示意图；
[0035]图11为本公开实施例提供的另一种众核芯片的结构示意图；
[0036]图12为另一种众核芯片在多个第一处理核中存在故障核的情况下的路由连接关
系示意图；
[0037]图13为本公开实施例提供的另一种众核芯片的结构示意图；
[0038]图14为另一种众核芯片在多个第一处理核中存在故障核的情况下的路由连接关系示意图；
[0039]图15为第一处理核、第二处理核与路由节点之间的可配置连接关系示意图；
[0040]图16为本公开实施例提供的另一种众核芯片的结构示意图；
[0041]图17为本公开实施例提供的一种众核芯片的制造方法的流程示意图；
[0042]图18为本公开实施例提供的一种路由重构方法的流程示意图；
[0043]图19为本公开实施例提供的一种路由重构装置的结构示意图。
具体实施方式
[0044]为使本领域的技术人员更好地理解本公开的技术方案，以下结合附图对本公开的示范性实施例做出说明，其中包括本公开实施例的各种细节以助于理解，应当将它们认为仅仅是示范性的。因此，本领域普通技术人员应当认识到，可以对这里描述的实施例做出各种改变和修改，而不会背离本公开的范围和精神。同样，为了清楚和简明，以下的描述中省略了对公知功能和结构的描述。
[0045]在不冲突的情况下，本公开各实施例及实施例中的各特征可相互组合。
[0046]如本文所使用的，术语“和/或”包括一个或多个相关列举条目的任何和所有组合。
[0047]本文所使用的术语仅用于描述特定实施例，且不意欲限制本公开。如本文所使用的，单数形式“一个”和“该”也意欲包括复数形式，除本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种众核芯片，其特征在于，包括：多个第一处理核；至少一个第二处理核，设置于所述多个第一处理核的周边；多个路由节点，每个路由节点与部分第一处理核可配置连接，并且至少部分路由节点与至少一个第二处理核可配置连接；在检测到所述多个第一处理核中存在至少一个故障核时，将至少一个第二处理核替换所述至少一个故障核，并通过配置每个路由节点对应的可配置连接关系，使得每个路由节点对应连接一个非故障的第一处理核或用于替换故障核的第二处理核。2.根据权利要求1所述的众核芯片，其特征在于，所述多个第一处理核按照阵列排布，每行所述第一处理核和每列所述第一处理核交叉限定出多个路由区域；所述至少一个第二处理核设置于所述多个第一处理核所在阵列区域的周边；所述多个路由节点按照阵列排布，且每个所述路由节点对应设置于一个所述路由区域，每个路由节点与所处路由区域相邻的多个第一处理核可配置连接；并且，设置于所述阵列区域边缘的一行路由节点与对应的至少一个第二处理核可配置连接，和/或，设置于所述阵列区域边缘的一列路由节点与对应的至少一个第二处理核可配置连接。3.根据权利要求2所述的众核芯片，其特征在于，所述第一处理核和所述路由节点的数量均为n*m个，所述第二处理核的数量为p个，p＝n+m+1，n和m均为不小于1的整数；所述p个第二处理核均匀设置于所述n*m个第一处理核所构成阵列的第n+1行和第m+1列；第n行的每个路由节点与第n+1行中与该路由节点相邻的第二处理核可配置连接；第m列的每个路由节点与第m+1列中与该路由节点相邻的第二处理核可配置连接。4.根据权利要求2所述的众核芯片，其特征在于，所述第一处理核和所述路由节点的数量均为n*m个，所述第二处理核的数量为n个，n和m均为不小于1的整数；所述n个第二处理核均匀设置于所述n*m个第一处理核所构成阵列的第m+1列，第m+1列的第二处理核与第m列的第一处理核一一对应设置；第m列的路由节点与第m+1列中与该路由节点相邻的第二处理核可配置连接。5.根据权利要求2所述的众核芯片，其特征在于，所述第一处理核和所述路由节点的数量均为n*m个，所述第二处理核的数量为q个，其中，n和m均为不小于1的整数，在n为偶数的情况下，q＝n/2，在n为奇数的情况下，q＝[n/2]+1；在n为偶数的情况下，所述q个第二处理核均匀设置于所述n*m个第一处理核所构成阵列的第m+1列的偶数行，第m+1列的第二处理核与位于第m列的偶数行的第一处理核一一对应设置；第m+1列的第二处理核与第m列中与该第二处理核相邻的路由节点可配置连接；在n为奇数的情况下，所述q个第二处理核均匀设置于所述n*m个第一处理核所构成阵列的第m+1列的奇数行，第m+1列的第二处理核与位于第m列的奇数行的第一处理核一一对应设置；第m+1列的路由节点与第m列中与该路由节点相邻的第二处理核可配置连接。6.根据权利要求2所述的众核芯片，其特征在于，所述第一处理核和所述路由节点的数量均为n*m个，所述第二处理核的数量为1个，n和m均为不小于1的整数；所述1个第二处理核设置于所述n*m个第一处理核所构成阵列的第m+1列，第m列的每个路由节点均与所述1个第二处理核可配置连接；或者，
所述1个第二处理核设置于所述n*m个第一处理核所构成阵列的第n+1行，第n行的每个路由节点均与所述1个第二处理核可配置连接。7.根据权利要求1
‑
6中任一项所述的众核芯片，其特征在于，所述第一处理核与对应的路由...

【专利技术属性】
技术研发人员：何伟，祝夭龙，
申请(专利权)人：北京灵汐科技有限公司，
类型：发明
国别省市：