电路制造技术

公开了一种电路，该电路包括由第一时钟信号驱动的升压电容器和由第二时钟信号驱动的自举电容器。第一时钟信号和第二时钟信号具有不同的占空比，其中第二时钟信号的占空比小于第一时钟信号的占空比。输入晶体管耦合在输入节点和耦合到升压电容器的升压节点之间。输入晶体管的控制端子耦合到自举电容器。耦合在升压节点和输入晶体管的控制端子之间的自举晶体管由第一时钟信号的逻辑反转驱动。本实用新型专利技术的技术提供了改进性能的电路，其能够提供电压转换效率，并且能够减小电路面积。并且能够减小电路面积。并且能够减小电路面积。

【技术实现步骤摘要】
电路


[0001]本技术涉及电荷泵电路，并且特别地，涉及被配置为生成负输出电压的电荷泵电路。

技术介绍

[0002]电压电荷泵是DC
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DC电压转换器，其操作以将输入电压转换为具有高于输入电压的幅值的输出电压。在许多情况下，输入是电路的电源电压。这种电荷泵电路通常使用电容器作为储能器件。电容器以所需的电压转换发生的方式切换。用于正电压生成和负电压生成两者的电路在本领域中是已知的。
[0003]电荷泵用于许多不同类型的电路，包括低压电路、动态随机存取存储器电路、开关电容电路、EEPROM和收发器。例如，在非易失性存储器中，电荷泵是关键的，因为它们用于生成执行编程和擦除操作所需的高电压(正和/或负)。
[0004]图1示出了现有技术负电压电荷泵电路10级的示例。该电路10使用互补金属氧化物半导体(CMOS)技术来形成包括两个交叉耦合的CMOS反相器电路12和14的锁存电路。每个锁存电路的p沟道MOS晶体管的源极端子连接到输入节点A(接收输入电压VIN)，并且每个锁存电路的n沟道MOS晶体管的源极端子连接到输出节点B(生成输出电压VOUT，其中VOUT是比输入电压更负的电压)。电容器C耦合到锁存电路的CMOS晶体管的每对连接的漏极端子。耦合到反相器电路12的第一电容器C被配置为接收时钟信号ck，并且耦合到反相器电路14的第二电容器C被配置为接收时钟信号ckn(其是时钟信号ck的逻辑反转)。该电路10响应于时钟信号ck和ckn以在节点A处接收地电压Gnd并输出大约
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Vdd的负电压(其中Vdd是反相器电路12和14的电源电压)的操作对于本领域技术人员是公知的。每个锁存电路的p沟道MOS晶体管以体效应工作(通过二极管电路18向晶体管体施加正偏置电压)。
[0005]为了生成更高幅度的负电压，如图2所示，多个电荷泵电路10(1)
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10(2)级可以串联耦合。然而，随着每个连续级的增加产生更高的负电压，该级的p沟道MOS晶体管变得更弱，并且电压转换效率降低。此外，在下游级中存在体(bulk，body)到源极/漏极电压的增加，这可能导致对于相对较高的负电压的击穿。
[0006]图3中示出了另一现有技术负电压电荷泵电路20的示例。该电路20在本领域中称为迪克森(Dickson)电荷泵，基于使用二极管(这里使用二极管接法的n沟道MOS晶体管22形成)和电容器C，二极管与输入电压VIN节点和输出电压VOUT节点之间的多个级24(1)
‑
24(4)串联连接，并且电容器C连接到电路20的每个级24并由时钟信号驱动。更具体地，使用两相时钟(ck和ckn，其中ckn是ck的逻辑反转)，其中时钟ck应用于奇数级24(1)、24(3)，时钟ckn应用于偶数级24(2)、24(4)。电荷泵电路的一个问题是在每个级24中存在电压降(由于二极管配置)，因此电压效率较差；具有输出电压：
[0007]VOUT＝
‑
N(Vdd
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Vth)，
[0008]其中N是级24的数目，并且Vth是每个二极管上的阈值压降。
[0009]图4中示出了另一现有技术负电压电荷泵电路30的示例。该电路30利用多个时钟
信号实现自举。更具体地，四个相位不重叠的时钟信号(ck1，ck2，ck3，ck4)被施加到电荷泵级32(1)
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32(3)的串联连接。每个级32包括两个n沟道MOS晶体管M1、M2和两个电容器C1、C2。第一n沟道MOS晶体管的源极
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漏极路径耦合在级输入和输出节点之间。第二n沟道MOS晶体管的源极
‑
漏极路径耦合在第一n沟道MOS晶体管的输出节点和栅极之间。第一电容器C1具有耦合到级的输出节点的一个端子和被配置为接收时钟信号的相位的第二端子。第二电容器C2具有耦合到第一n沟道MOS晶体管M1的栅极的一个端子和被配置为接收时钟信号的另一相位的第二端子。对于电路30的第一级32(1)，第二n沟道MOS晶体管M2的栅极被耦合以接收时钟信号的另一相位。在所有其它级32中，第二n沟道MOS晶体管M2的栅极耦合到前一级的级输出节点。
[0010]时钟信号包括四个相位。第一级32(1)中的第二n沟道MOS晶体管M2的栅极接收第二相位时钟ck2。在奇数级32(1)、32(3)中，第一相位时钟ck1被施加到第一电容器C1，第三相位时钟C3被施加到第二电容器C2。相反，在偶数级32(2)中，第四相位时钟ck4被施加到第一电容器C1，第二相位时钟C2被施加到第二电容器C2。
[0011]与图3的电路20相比，图4的电路30提供了改进的电压效率。然而，电路30的输出阻抗高，这限制了输出电流驱动能力。这是由于关于四相时钟的每个周期只能提供一个电压升压的事实。该电路30的另一个缺点是四相时钟的使用施加了使用高时钟频率的限制。
[0012]因此，本领域需要一种负电荷泵电路，其解决如图1至图4所示的现有技术负电荷泵电路的问题、关注和限制。

技术实现思路

[0013]鉴于上述针对电荷泵电路所面临的问题，本公开的实施例旨在提供具有改进性能的电路。
[0014]在一个实施例中，一种电路包括：第一晶体管，具有耦合在输入节点和第一节点之间的源极
‑
漏极路径，所述输入节点被配置为接收第一电压；第二晶体管，具有耦合在第一节点和输出节点之间的源极
‑
漏极路径，输出节点被配置为生成比第一电压更负的第二电压；第三晶体管，具有耦合在第一节点和第一晶体管的第一控制端子之间的源极
‑
漏极路径；第一升压电容器，具有耦合到所述第一节点的第一板和耦合以接收第一时钟信号的第二板；其中，第一时钟信号的逻辑反转被施加到第二晶体管的第二控制端子；第一自举电容器，具有耦合到第一控制端子的第一板和耦合以接收第二时钟信号的第二板；并且其中，第一时钟信号和第二时钟信号具有相同的频率但不同的占空比。
[0015]根据一个实施例，第二时钟信号的占空比小于第一时钟信号的占空比。
[0016]根据一个实施例，电路还包括：第四晶体管，具有耦合在输入节点和第二节点之间的源极
‑
漏极路径；第五晶体管，具有耦合在第二节点和输出节点之间的源极
‑
漏极路径；第六晶体管，具有耦合在第二节点和第三晶体管的第三控制端子之间的源极
‑
漏极路径；第二升压电容器，具有：第一板，被耦合到第二节点；以及第二板，被耦合以接收第三时钟信号；其中第三时钟信号的逻辑反转被施加到第五晶体管的第五控制端子；第二自举电容器，具有：第一板，被耦合到第三控制端子；以及第二板，被耦合以接收第四时钟信号；并且其中第三时钟信号和第四时钟信号具有的频率相同但占空比不同。
[0017]根据一个实施例，第四时钟信号的占空比小于第三时钟信号的占空比。
[0018]根据一个实施例，第三时钟信号与第一时钟信号的相位相差180度。...

【技术保护点】

【技术特征摘要】
1.一种电路，其特征在于，包括：第一晶体管，具有耦合在输入节点和第一节点之间的源极
‑
漏极路径，所述输入节点被配置为接收第一电压；第二晶体管，具有耦合在所述第一节点和输出节点之间的源极
‑
漏极路径，所述输出节点被配置为生成比所述第一电压负的第二电压；第三晶体管，具有耦合在所述第一节点和所述第一晶体管的第一控制端子之间的源极
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漏极路径；第一升压电容器，具有：第一板，被耦合到所述第一节点；以及第二板，被耦合以接收第一时钟信号；其中所述第一时钟信号的逻辑反转被施加到所述第二晶体管的第二控制端子；第一自举电容器，具有：第一板，被耦合到所述第一控制端子；以及第二板，被耦合以接收第二时钟信号；并且其中所述第一时钟信号和所述第二时钟信号具有的频率相同但占空比不同。2.根据权利要求1所述的电路，其特征在于，所述第二时钟信号的占空比小于所述第一时钟信号的占空比。3.根据权利要求1所述的电路，其特征在于，还包括：第四晶体管，具有耦合在所述输入节点和第二节点之间的源极
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漏极路径；第五晶体管，具有耦合在所述第二节点和所述输出节点之间的源极
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漏极路径；第六晶体管，具有耦合在所述第二节点和所述第三晶体管的第三控制端子之间的源极
‑
漏极路径；第二升压电容器，具有：第一板，被耦合到所述第二节点；以及第二板，被耦合以接收第三时钟信号；其中所述第三时钟信号的逻辑反转被施加到所述第五晶体管的第五控制端子；第二自举电容器，具有：第一板，被耦合到所述第三控制端子；以及第二板，被耦合以接收第四时钟信号；并且其中所述第三时钟信号和所述第四时钟信号具有的频率相同但占空比不同。4.根据权利要求3所述的电路，其特征在于，所述第四时钟信号的占空比小于所述第三时钟信号的占空比。5.根据权利要求3所述的电路，其特征在于，所述第三时钟信号与所述第一时钟信号的相位相差180度。6.根据权利要求3所述的电路，其特征在于，所述第一时钟信号和所述第四时钟信号不重叠。7.根据权利要求3所述的电路，其特征在于，所述第二时钟信号和所述第三时钟信号不重叠。8.根据权利要求3所述的电路，其特征在于，还包括：第一二极管，被耦合在所述输入节点和所述第一节点之间；以及第二二极管，被耦合在所述输入节点和所述第二节点之间。9.根据权利要求8所述的电路，其特征在于，所述第一二极管和所述第二二极管均由二极管接法的晶体管形成。
10.根据权利要求3所述的电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管共享公共体。11.根据权利要求10所述的电路，其特征在于，还包括偏置电路，所述偏置电路被配置为生成偏置电压，所述偏置电压被施加到所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管的所述公共体。12.根据权利要求11所述的电路，其特征在于，所述偏置电路包括：第七晶体管，具有耦合在所述输入节点和第三节点之间的源极
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漏极路径；第八晶体管，具有耦合在所述输出节点和所述第三节点之间的源极
‑
漏极路径；其中所述第七晶体管的第七控制端子被耦合到所述输出节点；并且其中所述第八晶体管的第八控制端子被耦合到所述输入节点。13.根据权利要求3所述的电路，其特征在于：所述第三晶体管的第三控制端子被耦合到所述第二节点；并且其中所述第六晶体管的第六控制端子被耦合到所述第一节点。14.根据权利要求3所述的电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管都是n沟道MOS晶体管。15.根据权利要求1所述的电路，其特征在于，还包括：二极管，被耦合在所述输入节点和所述第一节点之间。16.根据权利要求15所述的电路，其特征在于，所述二极管由二极管接法的晶体管形成。17.根据权利要求1所述的电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管共享公共体。18.根据权利要求17所述的电路，其特征在于，还包括偏置电路，所述偏置电路被配置为生成偏置电压，所述偏置电压被施加到所述第一晶体管、所述第二晶体管和所述第三晶体管的所述公共体。19.根据权利要求18所述的电路，其特征在于，所述偏置电路包括：第七晶体管，具有耦合在所述输入节点和第三节点之间的源极
‑
漏极路径；第八晶体管，具有耦合在所述输出节点和所述第三节点之间的源极
‑
漏极路径；其中所述第七晶体管的第七控制端子被耦合到所述输出节点；并且其中所述第八晶体管的第八控制端子被耦合到所述输入节点。20.根据权利要求1所述的电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管都是n沟道MOS晶体管。21.一种电路，其特征在于，包括：第一输入晶体管，具有耦合在输入节点和第一节点之间的源极
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漏极路径，所述输入节点被配置为接收第一电压；第二输入晶体管，具有耦合在所述...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：