产生Weil码的装置和方法制造方法及图纸

提供了一种Weil码发生器和一种产生具有Weil码长度(N)的Weil码的方法。该Weil码发生器包括串联连接的多个并行通道(10)、多通道读取仲裁器(20)和两个并行Legendre ROM(30)。该多个通道中的一个通道存储用于解调来自卫星的信号的当前Weil码。该多通道读取仲裁器(20)可以从该多个通道确定胜出通道。该两个Legendre ROM(30)分别存储第一Legendre序列和第二Legendre序列(LS1，LS2)，每个Legendre序列长度(2N)是Weil码长度(N)的两倍。该Weil码发生器可以高效地产生Weil码。码发生器可以高效地产生Weil码。码发生器可以高效地产生Weil码。

【技术实现步骤摘要】
产生Weil码的装置和方法


[0001]本申请涉及产生码的装置和方法，更具体地，涉及产生Weil码的发生器和方法。

技术介绍

[0002]在诸如北斗III的全球导航卫星系统(GNSS)中，Weil码发生器通常用于产生本地Weil码，以解调信号接收机接收的卫星信号。然而，典型的Weil码发生器在硬件和软件设计上可能是非常复杂的，可能需要大吞吐量，并且可能导致高功耗。因此，需要一种能够高效地产生Weil码的改进的Weil码发生器。

技术实现思路

[0003]根据一个实施例，一种用于产生具有Weil码长度(N)的Weil码的Weil码发生器，包括：多个并行通道，所述多个通道中的一个通道存储用于解调来自卫星的信号的当前Weil码，并且包括读取地址控制单元和处理与寄存单元；并行连接到所述多个通道的多通道读取仲裁器，用于从所述多个通道中确定胜出通道；以及并行连接到所述读取仲裁器的两个Legendre ROM，该两个Legendre ROM分别存储第一Legendre序列和第二Legendre序列，其中每个Legendre序列的Legendre序列长度(2N)是Weil码长度(N)的两倍。
[0004]根据一个实施例，一种使用Weil码发生器产生Weil码的方法，所述Weil码发生器包括串联连接的多个并行通道、多通道读取仲裁器和两个并行ROM，所述方法包括：检测存储在所述多个通道中的一个通道中的当前Weil码的有效Weil码深度，该通道与卫星通信；将有效Weil码深度与分别存储在所述两个Legendre ROM中的第一Legendre序列和第二Legendre序列的Legendre读取比特长度进行比较；响应于检测到的所述有效Weil码深度小于所述Legendre读取比特长度，通过所述通道向所述读取仲裁器发送请求和序列地址对，所述第一Legendre序列和第二Legendre序列中的每个Legendre序列的Legendre序列长度(2N)是所述Weil码长度(N)的两倍；通过所述读取仲裁器分别将所述序列地址对发送给所述第一Legendre序列和所述第二Legendre序列；由所述通道经由所述读取仲裁器分别从所述第一Legendre序列和所述第二Legendre序列中获得的第一S
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bit数据和第二S
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bit数据作为所述序列地址对的函数；通过所述通道对所述第一S
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bit数据和所述第二S
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bit数据进行异或运算以获得额外的Weil码；并且将所述额外的Weil码添加到所述当前Weil码的末尾以获得扩展的Weil码。
[0005]根据一个实施例，一种系统可以包括：存储指令的存储器；以及一个或多个处理器，所述处理器由所述指令配置以执行包括以下操作：检测存储在多个通道中的一个通道中的当前Weil码的有效Weil码深度，该通道与卫星通信；将所述有效Weil码深度与分别存储在两个Legendre ROM中的第一Legendre序列和第二Legendre序列的Legendre读取比特长度进行比较；响应于检测到的所述有效Weil码深度小于所述Legendre读取比特长度，由所述通道向所述读取仲裁器发送请求和序列地址对，所述第一Legendre序列和所述第二Legendre序列中的每一个Legendre序列的Legendre序列长度(2N)是所述Weil码长度(N)的
两倍；通过所述读取仲裁器分别将所述序列地址对发送给所述第一Legendre序列和所述第二Legendre序列；所述通道经由所述读取仲裁器接收分别从所述第一Legendre序列和所述第二Legendre序列中获得的第一S
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bit数据和第二S
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bit数据作为所述序列地址对的函数；由所述通道对所述第一S
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bit数据和第二S
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bit数据进行异或运算以获得额外的Weil码；并且将所述额外的Weil码添加到所述当前Weil码的末尾以获得扩展的Weil码。附图的简要说明
[0006]参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则在各个视图中相同的参考标号表示相同的部件。
[0007]图1是示出根据一个实施例的用于产生具有Weil码长度N的Weil码的Weil码发生器的图。
[0008]图2是示出根据一个实施例的分别存储在两个ROM的第一Legendre序列和第二Legendre序列的图。
[0009]图3是示出根据一个实施例的从存储在第一ROM中的第一Legendre序列读取S
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bit数据的示例的图。
[0010]图4是示出根据一个实施例的当前Weil码的图。
[0011]图5是示出根据一个实施例的对两个S
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bit数据的异或操作的图。
[0012]图6是示出根据一个实施例的使用Weil码发生器产生Weil码的方法流程图。
[0013]图7是示出可在其中实现示例的软件架构的框图。
具体实施方式
[0014]现在将描述本申请的各个方面和示例。下面的描述提供了具体的细节，以便对这些示例进行透彻的理解和描述。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。
[0015]另外，为了简洁的目的并且避免不必要地描述使相关描述不清楚，可能没有示出或详细描述一些公知的结构或功能。
[0016]尽管结合本申请的某些特定示例的详细说明一起使用，但在以下呈现的描述中使用的术语旨在以其最广泛的合理方式进行解释。以下甚至可以强调某些术语，然而，打算以任何限制方式解释的任何术语将在本部分中公开并且明确的定义。
[0017]在不丧失一般性的情况下，将以发生器和产生Weil码的方法为例来参考说明性实施例。本领域普通技术人员将理解，这仅仅是为了清楚和充分地描述本申请，而不是限制本申请的范围，本申请的范围由所附权利要求书限定。
[0018]图1是示出一种Weil码发生器(100)，用于产生Weil码长度为N的Weil码。
[0019]根据一个实施例，Weil码发生器(100)可以包括串联连接的M个并行通道(10(0)、10(1)、10(2)、10(3)
…
10(M
‑
1))、多通道读取仲裁器(20)和两个Legendre ROM(30)。通道(10)的数目M(例如，20)可以取决于旨在与Weil码发生器(100)通信的卫星(未示出)的数目。
[0020]M个通道中的一个通道(10)可以存储用于解调从卫星接收的信号的当前Weil码。通道(10)可以包括读取地址控制单元(11)和处理与寄存单元(12)。读取地址控制单元(11)可以包括更新单元(13)和相位数据存储器(14)。处理与寄存单元(12)可包括异或逻辑(15)
(或者异或运算单元)、异或存储器(16)(或者异或寄存器组)和可存储当前Weil码的缓冲寄存器(17)(或本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于产生具有Weil码长度(N)的Weil码(WCD)的Weil码发生器(100)，其特征在于，包括：多个并行通道(10)，所述多个通道中的一个通道存储用于解调来自卫星的信号的当前Weil码，并且包括读取地址控制单元(11)和处理与寄存单元(12)；多通道读取仲裁器(20)，所述多通道读取仲裁器(20)并行连接到所述多个通道，用于从所述多个通道中确定胜出通道；和两个Legendre ROM(30)，所述两个Legendre ROM(30)并行连接到所述读取仲裁器并且分别存储第一Legendre序列和第二Legendre序列(LS1和LS2)，其中每个Legendre序列的Legendre序列长度(2N)是所述Weil码长度(N)的两倍。2.根据权利要求1所述的Weil码发生器，其特征在于，所述第一Legendre序列(LS1)依次具有第一部分和第二部分，所述第一Legendre序列的所述第一部分和所述第二部分的数据结构相同并且各自具有所述Legendre序列长度(2N)的一半的长度(N)，以及其中，所述第二Legendre序列(LS2)依次具有第一部分和第二部分，所述第二Legendre序列的所述第一部分和所述第二部分的数据结构相同并且各自具有所述Legendre序列长度(2N)的一半的长度(N)。3.根据权利要求1所述的Weil码发生器，其特征在于，所述当前Weil码在从当前位置到所述当前Weil码的末尾的方向上被逐比特顺序读取，其中所述当前Weil码的有效Weil码深度(D)是从所述当前位置到所述当前Weil码的末尾的剩余比特数。4.根据权利要求3所述的Weil码发生器，其特征在于，所述读取地址控制单元(11)包括更新单元(13)和相位数据存储器(14)，其中所述相位数据存储器(14)存储从接收自所述卫星的观测信号获得的当前相位对(index1，index2)和初始设置的初始相位对(init_index1，init_index2)。5.根据权利要求4所述的Weil码发生器，其特征在于，从所述当前相位对(index1，index2)和所述当前Weil码的所述有效Weil码深度(D)获得序列地址对(ADDR1，ADDR2)。6.根据权利要求5所述的Weil码发生器，其特征在于，所述序列地址对的第一序列地址(ADDR1)是作为第一当前相位(index1)加上所述当前Weil码的所述有效Weil码深度(D)来获得的，并且所述序列地址对的第二序列地址(ADDR2)是作为第二当前相位(index2)加上所述当前Weil码的所述有效Weil码深度(D)来获得的。7.根据权利要求1所述的Weil码发生器，其特征在于，所述处理与寄存单元(12)包括异或运算单元(15)、异或存储器(16)和用于存储所述当前Weil码的寄存器(17)。8.根据权利要求1所述的Weil码发生器，其特征在于，所述读取仲裁器(20)经配置以采用轮询仲裁方式按顺序从所述多个通道(10)中确定所述胜出通道，以确保所述多个通道具有平等的仲裁机会来访问所述两个ROM。9.如权利要求3所述的Weil码发生器，其特征在于，响应于检测到所述有效Weil码深度(D)小于Legendre读取比特长度(S)，所述通道向所述读取仲裁器(20)发送请求和序列地址对(ADDR1，ADDR2)，所述Legendre读取比特长度(S)是所述通道在一次读取操作中从所述第一Legendre序列或所述第二Legendre序列读取的比特数，并且所述Legendre读取比特长度(S)为8、16、32或64。10.根据权利要求9所述的Weil码发生器，其特征在于，所述序列地址对(ADDR1，ADDR2)
分别被发送到所述第一Legendre序列和第二Legendre序列(LS1，LS2)。11.根据权利要求10所述的Weil码发生器，其特征在于，所述序列地址对(ADDR1，ADDR2)分别开始访问所述第一Legendre序列和所述第二Legendre序列(LS1，LS2)的所述第一部分。12.根据权利要求11所述的Weil码发生器，其特征在于，所述第一Legendre序列和所述第二Legendre序列(LS1，LS2)分别输出第一S
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bit数据和第二S
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bit数据(Data1，Data2)，其中所述第一S
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bit数据和所述第二S
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bit数据(Data1，Data2)分别具有所述Legendre读取比特长度(S)，并且所述第一S
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【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：博通集成电路上海股份有限公司，
类型：发明
国别省市：