绝缘元件制造技术

技术编号:35590588 阅读:12 留言:0更新日期:2022-11-16 15:07
本发明专利技术提供能够抑制第一线圈和第二线圈之间的层间绝缘膜中的雪崩击穿的绝缘元件。绝缘元件具备:第一线圈;第二线圈;以及设于所述第一线圈与所述第二线圈之间的层间绝缘膜。所述层间绝缘膜具有第一层、第二层、以及设于所述第一层与所述第二层之间的第三层。所述第一层设于所述第一线圈与所述第三层之间,所述第二层设于所述第二线圈与所述第三层之间,所述第三层的带隙比所述第一层的带隙以及所述第二层的带隙窄。二层的带隙窄。二层的带隙窄。

【技术实现步骤摘要】
绝缘元件


[0001]本专利技术的实施方式,涉及绝缘元件。

技术介绍

[0002]已知有具备一对线圈和设于一对线圈之间的层间绝缘膜,并利用电磁感应在一对线圈之间传送信号的绝缘元件。存在向一对线圈之间的层间绝缘膜施加高电场的情况,要求层间绝缘膜具有高可靠性。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1:日本特开2020-150241号公报
[0006]专利文献2:日本特开2015-138874号公报

技术实现思路

[0007]专利技术将要解决的课题
[0008]本专利技术的实施方式提供能够抑制第一线圈与第二线圈之间的层间绝缘膜中的雪崩击穿(日文:
アバランシェ
降伏)的绝缘元件。
[0009]用于解决课题的手段
[0010]根据本专利技术的实施方式,绝缘元件具备:第一线圈;第二线圈;以及设于所述第一线圈与所述第二线圈之间的层间绝缘膜。所述层间绝缘膜具有第一层、第二层、以及设于所述第一层与所述第二层之间的第三层。所述第一层设于所述第一线圈与所述第三层之间,所述第二层设于所述第二线圈与所述第三层之间,所述第三层的带隙比所述第一层的带隙以及所述第二层的带隙窄。
附图说明
[0011]图1是实施方式的绝缘元件的示意剖面图。
[0012]图2(a)是在第一线圈与第二线圈之间施加电压时的实施方式的层间绝缘膜的能带(energy band)图,(b)是在第一线圈与第二线圈之间施加电压时的比较例的层间绝缘膜的能带图。
具体实施方式
[0013]以下,参照附图,对本专利技术的实施方式进行说明。各图中,对于相同的构成标注相同的附图标记。
[0014]图1是实施方式的绝缘元件1的示意剖面图。
[0015]绝缘元件1具备:第一线圈31、第二线圈32、以及层间绝缘膜20。层间绝缘膜20设于第一线圈31与第二线圈32之间。
[0016]层间绝缘膜20具有:第一层21、第二层22、以及第三层23。第一层21设于第一线圈
31与第三层23之间。第二层22设于第二线圈32与第三层23之间。第三层23设于第一层21与第二层22之间。
[0017]第三层23的带隙(band gap)比第一层21的带隙以及第二层22的带隙窄。例如,第一层21以及第二层22是氧化硅层。氧化硅层,例如为SiO2层。第三层23是氧氮化硅(日文:酸窒化
シリコン
)层。或者,第三层23是氮化硅层。
[0018]第一层21的厚度以及第二层22的厚度比第三层23的厚度薄。层间绝缘膜20的整体的厚度例如为约10μm。第一层21的厚度以及第二层22的厚度例如为约2μm。
[0019]绝缘元件1还具备:基板10、第一绝缘层41、第二绝缘层42、第三绝缘层43、第四绝缘层44、第一导电层61、第二导电层62、第三导电层63、以及保护膜45。
[0020]基板10,例如为硅基板。基板10具有第一区域11和第二区域12。基板10的第一区域11具有电路15。电路15包含半导体集成电路。电路15例如包含CMOS(Complementary Metal

Oxide

Semiconductor)电路。
[0021]基板10上设置有第三绝缘层43,第三绝缘层43上设置有第一绝缘层41,第一绝缘层41上设置有层间绝缘膜20,层间绝缘膜20上设置有第二绝缘层42。
[0022]第一绝缘层41设于基板10与层间绝缘膜20之间。第一绝缘层41例如为氧化硅层。
[0023]第一导电层61设置于基板10的第一区域11上的第一绝缘层41内。第一导电层61例如经由未图示的导电通孔等,在第一区域11上与电路15电连接。
[0024]第一线圈31设于基板10的第二区域12上的第一绝缘层41内。第一线圈31和第一导电层61例如由相同的材料构成,并同时形成。第一线圈31以及第一导电层61例如主要包含铜。第一线圈31在第一绝缘层41内例如形成为涡旋状。第一线圈31经由未图示的设于第一绝缘层41内的导电层,与第一导电层61电连接。
[0025]第二绝缘层42设于层间绝缘膜20上。第一绝缘层41与第二绝缘层42之间设置有层间绝缘膜20。第二绝缘层42例如为氧化硅层。
[0026]第二导电层62设于基板10的第一区域11上的第二绝缘层42内。
[0027]第二线圈32设于基板10的第二区域12上的第二绝缘层42内。第二线圈32和第二导电层62例如由相同的材料构成,并同时形成。第二线圈32以及第二导电层62例如主要包含铜。第二线圈32在第二绝缘层42内例如形成涡旋状。在第二绝缘层42内第二线圈32与第二导电层62不连接。
[0028]第三导电层63设于第一导电层61与第二导电层62之间的层间绝缘膜20内,并将第一导电层61与第二导电层62电连接。
[0029]第一线圈31与第一绝缘层41之间设置有阻挡金属(barrier metal)91。第一导电层61与第一绝缘层41之间设置有阻挡金属93。第二线圈32与第二绝缘层42之间设置有阻挡金属92。第二导电层62与第二绝缘层42之间设置有阻挡金属94。第三导电层63与层间绝缘膜20之间设置有阻挡金属95。
[0030]阻挡金属91~95防止第一线圈31、第二线圈32、第一导电层61、第二导电层62以及第三导电层63所含的金属原子(例如铜原子)向绝缘材料中扩散。作为阻挡金属91~95,例如使用Ta,TaN。
[0031]基板10与第一绝缘层41之间设置有第三绝缘层43。第三绝缘层43例如为氧化硅层。第三绝缘层43与第一绝缘层41之间设置有第一绝缘膜51。第一绝缘膜51是与第三绝缘
层43以及第一绝缘层41不同的材料的膜,例如为氮化硅膜。
[0032]第一绝缘层41与层间绝缘膜20的第一层21之间设置有第二绝缘膜52。第二绝缘膜52是与第一绝缘层41以及第一层21不同的材料的膜,例如为氮化硅膜。
[0033]层间绝缘膜20的第二层22与第二绝缘层42之间设置有第三绝缘膜53。第三绝缘膜53是与第二层22以及第二绝缘层42不同的材料的膜,例如为氮化硅膜。
[0034]第二绝缘层42上设置有第四绝缘层44。第四绝缘层44例如为氧化硅层。第二绝缘层42与第四绝缘层44之间设置有第四绝缘膜54。第四绝缘膜54是与第二绝缘层42以及第四绝缘层44不同的材料的膜,例如为炭氮化硅(SiCN)膜。
[0035]第四绝缘层44上设置有保护膜45。保护膜45是绝缘膜,例如为氮化硅膜、聚酰亚胺那样的有机膜。
[0036]第四绝缘膜54上设置有第一焊盘71和第二焊盘72。第一焊盘71以及第二焊盘72,由金属材料构成。第一焊盘71以及第二焊盘72例如主要包含铝。
[0037]在第四绝缘膜54,形成达到第二线圈32的第一开口部54a。第一焊盘71的一部分也形成于第一本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种绝缘元件,具备:第一线圈;第二线圈;以及设于所述第一线圈与所述第二线圈之间的层间绝缘膜,所述层间绝缘膜具有第一层、第二层、以及设于所述第一层与所述第二层之间的第三层,所述第一层设于所述第一线圈与所述第三层之间,所述第二层设于所述第二线圈与所述第三层之间,所述第三层的带隙比所述第一层的带隙以及所述第二层的带隙窄。2.根据权利要求1所述的绝缘元件,其中,所述第一层以及所述第二层是氧化硅层,所述第三层是氧氮化硅层或者氮化硅层。3.根据权利要求1或2所述的绝缘元件,其中,所述第一层的厚度以及所述第二层的厚度比所述第三层的厚度薄。4.根据权利要求1或2所述...

【专利技术属性】
技术研发人员:阿久津敏伊藤和幸菊地拓雄牧野伸显大黑达也藤庆彦
申请(专利权)人:东芝电子元件及存储装置株式会社
类型:发明
国别省市:

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