运放电路及LDO电路制造技术

本发明专利技术提供了一种运放电路及LDO电路，该运放电路包括：动态偏压运放，其包括：上拉PMOS电路、下拉NMOS电路；上拉PMOS电路包括：第一PMOS管、第二PMOS管；下拉NMOS电路包括：第一NMOS管、第二NMOS管；第一NMOS管的栅极为输入端；第一NMOS管的栅极与第二NMOS管的栅极相连；第一NMOS管的漏极与所述第一PMOS管的漏极相连；第一PMOS管的漏极、栅极相连；第一PMOS管的栅极与第二PMOS管的栅极相连；第二NMOS管的漏极与第二PMOS管的漏极相连；第二NMOS管的漏极与第二PMOS管的漏极之间的节点为输出端。本发明专利技术，通过动态偏压运放，改善了运放电路的PSRR。PSRR。PSRR。

【技术实现步骤摘要】
运放电路及LDO电路


[0001]本专利技术涉及放大电路
，尤其涉及一种运放电路及LDO电路。

技术介绍

[0002]在设计中发现，运放的PSRR对电路总体的PSRR有较大影响。下面基于包括运放的LDO电路，对运放的PSRR对电路总体的PSRR的影响进行详细描述。
[0003]如图1所示为包括运放的LDO电路原理图，若不计入运放引入的电源波动，该电路电源波动与输出端噪声的关系为：
[0004][0005]其中，r
o
为驱动管的输出阻抗，K为输出电压的分压比，即R1/(R1+R2)＝0.6，A为运放的放大倍数。
[0006]因此，不考虑运放的影响时，电源抑制比PSRR在低频下有如下表达式：
[0007][0008]在低频时，运放的放大倍数不变，上式的最后一项远大于前两项，故而，低频时电路的PSRR近似为：
[0009][0010]令作为源跟随器的NMOS传输函数约等于1，放大器输出端的噪声在系统内的闭环传输函数为：
[0011][0012]若假设放大器的PSRR为1/B，则电源噪声通过放大器导向输出端的传递函数为：
[0013][0014]总电源噪声为放大器与驱动管引入的噪声之和，其传输函数为：
[0015][0016]故而，总PSRR为：
[0017][0018]不难看出，运放恶化了系统的PSRR。在某些结构中，运放的开环输出波动与电源波动相似，即1/B＝1，此时由于r
o
g
m
＞＞B，系统的PSRR退化为：
[0019]PSRR＝KA+1
[0020]此时，MOS对输出端的贡献可以忽略不计。在实际仿真中，发现一般情况下运放的噪声贡献都大于MOS管，因此如何提高运放的PSRR对提升系统的性能非常重要。

技术实现思路

[0021]本专利技术提供一种运放电路及LDO电路，以解决现有技术中运放的PSRR差的问题。
[0022]为解决上述技术问题，本专利技术是通过如下技术方案实现的：
[0023]根据本专利技术的第一方面，提供一种运放电路，其包括：动态偏压运放；
[0024]所述动态偏压运放包括：上拉PMOS电路、下拉NMOS电路；
[0025]所述上拉PMOS电路包括：第一PMOS管、第二PMOS管；
[0026]所述下拉NMOS电路包括：第一NMOS管、第二NMOS管；
[0027]所述第一NMOS管的栅极为所述动态偏压运放的输入端；
[0028]所述第一NMOS管的栅极与所述第二NMOS管的栅极相连；
[0029]所述第一NMOS管的源极接地，所述第二NMOS管的源极接地；
[0030]所述第一NMOS管的漏极与所述第一PMOS管的漏极相连；
[0031]所述第一PMOS管的漏极、栅极相连；所述第一PMOS管的栅极与所述第二PMOS管的栅极相连；
[0032]所述第二NMOS管的漏极与所述第二PMOS管的漏极相连；所述第二NMOS管的漏极与所述第二PMOS管的漏极之间的节点为所述动态偏压运放的输出端；
[0033]所述第一PMOS管的源极接VDD，所述第二PMOS管的源极接VDD。
[0034]较佳地，还包括：下拉电流源；其中，
[0035]所述下拉电流源连接于所述第一NMOS管的源极、所述第二NMOS管的源极与地之间；具体为：所述第一NMOS管的源极与所述第二NMOS管的源极相连；所述第一NMOS管的源极与所述第二NMOS管的源极之间的节点还连接所述下拉电流源的漏极，所述下拉电流源的源极接地；
[0036]所述下拉电源的栅极连接前馈偏置电压，所述前馈偏置电压跟随电源电压的波动而波动。
[0037]较佳地，所述前馈偏置电压为与电源电压波动相同或相近的电压。
[0038]较佳地，还包括：前馈偏置电压发生电路，所述前馈偏置电压发生电路用于产生所述前馈偏置电压；
[0039]所述前馈偏压发生电路包括：第三PMOS管、第三NMOS管、电压源；其中，
[0040]所述第三PMOS管的栅极连接电压源；
[0041]所述第三PMOS管的漏极连接所述第三NMOS管的漏极；
[0042]所述第三NMOS管的栅极与漏极相连；所述第三NMOS管的栅极为所述前馈偏压发生电路的输出端，用于连接所述下拉电流源的栅极。
[0043]所述第三NMOS管的源极接地。
[0044]较佳地，所述电压源为带隙基准源。
[0045]较佳地，还包括：前端运放，所述前端运放、所述动态偏压运放依次级联。
[0046]较佳地，所述前端运放的输出为差分输出。
[0047]较佳地，所述前端运放包括：一级运放或相互级联的多级运放。
[0048]根据本专利技术的第二方面，提供一种LDO电路，其包括：上述任一项所述的运放电路。
[0049]本专利技术提供的运放电路及LDO电路，通过动态偏压PMOS上拉的NMOS放大电路，第一PMOS为自偏置的MOS管，其栅极电压在一定程度上跟随了电源电压的变化，使Vgs相对恒定，故而输出电流相对稳定，降低了电源波动的影响，即改善了运放的PSRR，进而可以提升系统的性能。
[0050]本专利技术的一可选方案中，通过在下拉NMOS电路的下方添加下拉电流源，且为该电流源提供前馈偏置电压，前馈偏置电压跟随电源电压的波动而波动，可以抑制电源波动所产生的影响。
[0051]本专利技术的一可选方案中，通过给下拉电流源提供与电源电压波动相同的栅极电压，即将下拉NMOS电路作为电源输入的共源共栅极，同时可以作为差分输入级，形成单端输出的差分放大器，这一结构同时满足了差分输入和电源波动动态调节两大特点，可以更好地抑制电源波动，进一步改善了运放的PSRR。
[0052]本专利技术的一可选方案中，下拉电流源的栅极电压由前馈偏压发生电路产生，其包括：第三PMOS管、第三NMOS管、电压源；该前馈偏压发生电路的dc电平与系统要求的偏置电平一致，并且其交流分量与电源的噪声分量一致，即其交流分量跟随电源噪声波动，这一电压被加在下拉电流源的栅极，可以有效抑制电源波动的影响。
附图说明
[0053]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0054]图1为LDO的电路原理图；
[0055]图2为本专利技术的一实施例的运放电路的示意图；
[0056]图3为本专利技术的一实施例的运放电路的小信号模型的示意图；
[0057]图4为本专利技术的一较佳实施例的运放电路的示意图；
[0058]图5为本专利技术的一实施例的前馈偏压发生电路的示意图；
[0059]图6为本专利技术的另一较佳实施例的运本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种运放电路，其特征在于，包括：动态偏压运放；所述动态偏压运放包括：上拉PMOS电路、下拉NMOS电路；所述上拉PMOS电路包括：第一PMOS管、第二PMOS管；所述下拉NMOS电路包括：第一NMOS管、第二NMOS管；所述第一NMOS管的栅极为所述动态偏压运放的输入端；所述第一NMOS管的栅极与所述第二NMOS管的栅极相连；所述第一NMOS管的源极接地，所述第二NMOS管的源极接地；所述第一NMOS管的漏极与所述第一PMOS管的漏极相连；所述第一PMOS管的漏极、栅极相连；所述第一PMOS管的栅极与所述第二PMOS管的栅极相连；所述第二NMOS管的漏极与所述第二PMOS管的漏极相连；所述第二NMOS管的漏极与所述第二PMOS管的漏极之间的节点为所述动态偏压运放的输出端；所述第一PMOS管的源极接VDD，所述第二PMOS管的源极接VDD。2.根据权利要求1所述的运放电路，其特征在于，还包括：下拉电流源；其中，所述下拉电流源连接于所述第一NMOS管的源极、所述第二NMOS管的源极与地之间；具体为：所述第一NMOS管的源极与所述第二NMOS管的源极相连；所述第一NMOS管的源极与所述第二NMOS管的源极之间的节点还连接所述下拉电流源的漏极，所述下拉电流源的源...

【专利技术属性】
技术研发人员：刘彦超，倪熔华，
申请(专利权)人：上海集成电路制造创新中心有限公司，
类型：发明
国别省市：