带预加重的高速发送模块及车载视频传输芯片制造技术

本发明专利技术公开了一种带预加重的高速发送模块及车载视频传输芯片，该发送模块包括触发单元、主通路单元和加重通路单元；主通路单元的输入端和加重通路单元的输入端均与触发单元的输出端连接，以分别通过触发单元接收高速数据信号DIN，并分别对高速数据信号DIN进行优化处理；主通路单元的输出端和加重通路单元的输出端连接以对优化处理后的高速数据信号DIN进行叠加补偿。本发明专利技术通过增加可修调的加重通路单元，使用时可以根据实际情况，调节需要的加重幅度，以有效补偿高速信号传输过程中高频信号的衰减，使得接收终端能够获得比较好的信号波形。波形。波形。

【技术实现步骤摘要】
带预加重的高速发送模块及车载视频传输芯片


[0001]本专利技术涉及车载视频传输芯片
，尤其是涉及一种基于MI PI协议的带预加重的高速发送模块及其应用的车载视频传输芯片。

技术介绍

[0002]在车载视频数据高速传输过程中，随着视频数据精度的不断提高、像素量的不断增大，视频传输速率不断提高，对发送模块(HSTX)的性能也提出了更高的要求。根据MIPI协议定义的技术指标，发送模块输出的高速串行信号的共模电压VCM范围是150mV～250mV，振幅|VOD|范围是140mV～270mV；一般默认情况下配置VCM＝200mV，|VOD|＝200mV。由于输出信号传输线表现出来的是低通滤波特性，传输过程中信号的高频成分衰减大，低频成分衰减少，随着信号传输速率提高，尤其到了4.5Gbps，接收模块接收到的信号受损明显。

技术实现思路

[0003]为解决上述技术问题，本专利技术的第一方面提供了一种带预加重的高速发送模块，在高速发送模块中加入了可修调的加重通路单元，补偿了高速信号在传输过程中的衰减，有利于优化受损信号的眼图质量。
[0004]本专利技术的第二方面提供了一种车载视频传输芯片。
[0005]为实现本专利技术目的，本专利技术采用如下技术方案：
[0006]根据本专利技术的第一方面，提供了一种带预加重的高速发送模块，包括触发单元、主通路单元和加重通路单元；
[0007]所述主通路单元的输入端和所述加重通路单元的输入端均与所述触发单元的输出端连接，以分别通过所述触发单元接收高速数据信号DIN，并分别对所述高速数据信号DIN进行优化处理；
[0008]所述主通路单元的输出端和所述加重通路单元的输出端连接以对优化处理后的所述高速数据信号DIN进行叠加补偿。
[0009]根据本专利技术的一些实施例，所述触发单元包括第一触发器DFF1；所述第一触发器DFF1的D引脚作为触发单元的输入端，用于接收所述高速数据信号DIN；所述第一触发器DFF1的CK引脚用于接收时钟信号HS_CLK；所述第一触发器DFF1的RB引脚连接第一供电电源VDD，以通过所述第一供电电源VDD为所述第一触发器DFF1提供电力支持；所述第一触发器DFF1的Q引脚作为所述触发单元的输出端连接所述主通路单元和所述加重通路单元的输入端。
[0010]根据本专利技术的一些实施例，所述主通路单元包括第一信号转化分单元S_TO_D1、第一信号优化分单元D_BUF1、主信号逻辑变换分单元REG_BUF、高速输出驱动分单元HS_DRIVER和第一逻辑与门AND1；
[0011]所述第一信号转化分单元S_TO_D1的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号DIN_IN，并将所述单端信号DIN_IN转化成主差分信号输
出；
[0012]所述第一信号优化分单元D_BUF1的输入端与所述第一信号转化分单元S_TO_D1的输出端连接，用于接收所述主差分信号，并对所述主差分信号进行优化形成主优化信号后输出；
[0013]所述主信号逻辑变换分单元REG_BUF的输入端与第一信号优化分单元D_BUF1的输出端连接，用于接收所述主优化信号；所述主信号逻辑变换分单元REG_BUF的使能端与所述第一逻辑与门AND1的输出端连接，使得所述主信号逻辑变换分单元REG_BUF在所述第一逻辑与门AND1的控制作用下对所述主优化信号进行逻辑变换以调整发送模块输出的等效电阻；
[0014]所述高速输出驱动分单元HS_DRIVER的输入端与所述主信号逻辑变换分单元REG_BUF的输出端连接，用于接收所述主信号逻辑变换分单元REG_BUF输出的逻辑变换后的所述主优化信号，并在所述第一逻辑与门AND1的控制作用下改变发送模块输出的等效阻抗；所述高速输出驱动分单元HS_DRIVER的输出端连接所述加重通路单元的输出端。
[0015]根据本专利技术的一些实施例，所述第一信号转化分单元S_TO_D1包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5和第六反相器INV6；
[0016]所述第一反相器INV1和所述第二反相器INV2串联形成第一支路，所述第四反相器INV4、第五反相器INV5和第六反相器INV6依次串联形成第二支路；所述第一反相器INV1的输入引脚作为所述第一信号转化分单元S_TO_D1的输入端连接所述触发单元的输出端；所述第二反相器INV2的输出引脚作为所述第一信号转化分单元S_TO_D1的输出端的OP引脚；所述第三反相器INV3的输入引脚连接所述触发单元的输出端，所述第三反相器INV3的输出引脚作为所述第一信号转化分单元S_TO_D1的输出端的ON引脚；所述第四反相器INV4的输入引脚连接所述第三反相器INV3的输入引脚，所述第六反相器INV6的输出引脚连接所述第三反相器INV3的输出引脚。
[0017]根据本专利技术的一些实施例，所述第一信号优化分单元D_BUF1包括第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11和第十二反相器INV12；
[0018]所述第九反相器INV9和所述第十反相器INV10组成交叉耦合反相器；所述第七反相器INV7的输入引脚作为所述第一信号优化分单元D_BUF1的输入端的IP引脚连接所述第一信号转化分单元S_TO_D1的输出端的OP引脚；所述第七反相器INV7的输出引脚连接所述第八反相器INV8的输入引脚，所述第八反相器INV8的输出引脚作为所述第一信号优化分单元D_BUF1的输出端的OP引脚；所述第十一反相器INV11的输入引脚作为所述第一信号优化分单元D_BUF1的输入端的IN引脚连接所述第一信号转化分单元S_TO_D1的输出端的ON引脚；所述第十一反相器INV11的输出引脚连接所述第十二反相器INV12的输入引脚，所述第十二反相器INV12的输出引脚作为所述第一信号优化分单元D_BUF1的输出端的ON引脚；所述交叉耦合反相器的一端连接所述第七反相器INV7和所述第八反相器INV8之间的节点，所述交叉耦合反相器的另一端连接所述第十一反相器INV11和所述第十二反相器INV12之间的节点。
[0019]根据本专利技术的一些实施例，所述主信号逻辑变换分单元REG_BUF包括多条变换支
路TB，每两条所述变换支路TB为一组；其中一条所述变换支路TB的输入端连接所述第一信号优化分单元D_BUF1的输出端的OP引脚，另一条所述变换支路TB的输入端连接所述第一信号优化分单元D_BUF1的输出端的ON引脚，两条所述变换支路TB之间的节点连接所述第一逻辑与门AND1的输出端。
[0020]根据本专利技术的一些实施例，所述高速输出驱动分单元HS_DRIVER包括多组修调子单元UNIT，所述修调子单元UNIT的输入引脚IP连接所述主信号逻辑变换分单元REG_BUF的输出端的OP引脚，所述修调子单元UNIT的输入引脚IN连接所述主信号逻辑变换分单元REG_BUF的输出端的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带预加重的高速发送模块，其特征在于，包括触发单元(10)、主通路单元(20)和加重通路单元(30)；所述主通路单元(20)的输入端和所述加重通路单元(30)的输入端均与所述触发单元(10)的输出端连接，以分别通过所述触发单元(10)接收高速数据信号DIN，并分别对所述高速数据信号DIN进行优化处理；所述主通路单元(20)的输出端和所述加重通路单元(30)的输出端连接以对优化处理后的所述高速数据信号DIN进行叠加补偿。2.根据权利要求1所述的带预加重的高速发送模块，其特征在于，所述触发单元(10)包括第一触发器DFF1；所述第一触发器DFF1的D引脚作为触发单元(10)的输入端，用于接收所述高速数据信号DIN；所述第一触发器DFF1的CK引脚用于接收时钟信号HS_CLK；所述第一触发器DFF1的RB引脚连接第一供电电源VDD，以通过所述第一供电电源VDD为所述第一触发器DFF1提供电力支持；所述第一触发器DFF1的Q引脚作为所述触发单元(10)的输出端连接所述主通路单元(20)和所述加重通路单元(30)的输入端。3.根据权利要求1所述的带预加重的高速发送模块，其特征在于，所述主通路单元(20)包括第一信号转化分单元S_TO_D1、第一信号优化分单元D_BUF1、主信号逻辑变换分单元REG_BUF、高速输出驱动分单元HS_DRIVER和第一逻辑与门AND1；所述第一信号转化分单元S_TO_D1的输入端与所述触发单元(10)的输出端连接，用于接收所述触发单元(10)输出的单端信号DIN_IN，并将所述单端信号DIN_IN转化成主差分信号输出；所述第一信号优化分单元D_BUF1的输入端与所述第一信号转化分单元S_TO_D1的输出端连接，用于接收所述主差分信号，并对所述主差分信号进行优化形成主优化信号后输出；所述主信号逻辑变换分单元REG_BUF的输入端与第一信号优化分单元D_BUF1的输出端连接，用于接收所述主优化信号；所述主信号逻辑变换分单元REG_BUF的使能端与所述第一逻辑与门AND1的输出端连接，使得所述主信号逻辑变换分单元REG_BUF在所述第一逻辑与门AND1的控制作用下对所述主优化信号进行逻辑变换以调整发送模块输出的等效电阻；所述高速输出驱动分单元HS_DRIVER的输入端与所述主信号逻辑变换分单元REG_BUF的输出端连接，用于接收所述主信号逻辑变换分单元REG_BUF输出的逻辑变换后的所述主优化信号，并在所述第一逻辑与门AND1的控制作用下改变发送模块输出的等效阻抗；所述高速输出驱动分单元HS_DRIVER的输出端连接所述加重通路单元(30)的输出端。4.根据权利要求3所述的带预加重的高速发送模块，其特征在于，所述第一信号转化分单元S_TO_D1包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5和第六反相器INV6；所述第一反相器INV1和所述第二反相器INV2串联形成第一支路，所述第四反相器INV4、第五反相器INV5和第六反相器INV6依次串联形成第二支路；所述第一反相器INV1的输入引脚作为所述第一信号转化分单元S_TO_D1的输入端连接所述触发单元(10)的输出端；所述第二反相器INV2的输出引脚作为所述第一信号转化分单元S_TO_D1的输出端的OP引脚；所述第三反相器INV3的输入引脚连接所述触发单元(10)的输出端，所述第三反相器INV3的输出引脚作为所述第一信号转化分单元S_TO_D1的输出端的ON引脚；所述第四反相器INV4的输入引脚连接所述第三反相器INV3的输入引脚，所述第六反相器INV6的输出引脚
连接所述第三反相器INV3的输出引脚。5.根据权利要求3所述的带预加重的高速发送模块，其特征在于，所述第一信号优化分单元D_BUF1包括第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11和第十二反相器INV12；所述第九反相器INV9和所述第十反相器INV10组成交叉耦合反相器；所述第七反相器INV7的输入引脚作为所述第一信号优化分单元D_BUF1的输入端的IP引脚连接所述第一信号转化分单元S_TO_D1的输出端的OP引脚；所述第七反相器INV7的输出引脚连接所述第八反相器INV8的输入引脚，所述第八反相器INV8的输出引脚作为所述第一信号优化分单元D_BUF1的输出端的OP引脚；所述第十一反相器INV11的输入引脚作为所述第一信号优化分单元D_BUF1的输入端的IN引脚连接所述第一信号转化分单元S_TO_D1的输出端的ON引脚；所述第十一...

【专利技术属性】
技术研发人员：沈勇，刘昕，王文波，曾华阳，乔英群，
申请(专利权)人：慷智集成电路上海有限公司，
类型：发明
国别省市：