用于竖直互连的电镀制造技术

本发明专利技术涉一种用于使用电镀来形成倒装芯片凸块的方法和产品以及其中用所述方法形成所述倒装芯片凸块的倒装芯片封装。所述方法允许以与可用于量子处理单元中的已经形成的敏感电子组件，例如约瑟夫森结兼容的方式形成倒装芯片凸块。装芯片凸块。装芯片凸块。

【技术实现步骤摘要】
用于竖直互连的电镀


[0001]本专利技术涉及制造高组件密度集成电路装置。

技术介绍

[0002]在3D集成电路装置中，集成电路组件不仅占据单个衬底侧，而且分布在 衬底的两侧上和/或多个统一裸片的侧面上，例如在堆叠中。不同层或设计面 上的电路组件的分布在量子位芯片设计上提供更多灵活性，并且还提供更高组 件密度。

技术实现思路

[0003]根据本专利技术的第一方面，提供一种方法，所述方法包括：
[0004]·
在图案化晶片之上形成第一抗蚀剂，第一抗蚀剂限定一个或多个第一开 口，图案化晶片的一个或多个区域通过所述一个或多个第一开口暴露；
[0005]·
在第一抗蚀剂和图案化晶片的一个或多个经暴露区域上沉积凸块下金 属化层；
[0006]·
在经沉积凸块下金属化层之上形成第二抗蚀剂，第二抗蚀剂限定一个或 多个第二开口，第二开口中的每一个暴露一个或多个第一开口中的一个内的凸 块下金属化层的区域；
[0007]·
通过电镀在第二抗蚀剂中在一个或多个开口中的每一个内沉积倒装芯 片凸块；以及
[0008]·
移除第一抗蚀剂、第二抗蚀剂以及位于第一抗蚀剂与第二抗蚀剂之间的 凸块下金属化层的区域。
[0009]图案化晶片可包含一个或多个量子处理单元组件，并且在图案化晶片之上 形成第一抗蚀剂之前，所述方法可包括通过在晶片上形成一个或多个量子处理 单元组件来形成图案化晶片。一个或多个量子处理单元组件可包含一个或多个 约瑟夫森结(Josephson junction)和/或其它隧穿屏障组件。一个或多个量子处 理单元组件可形成一个或多个量子位。一个或多个量子位可为平面量子位。
[0010]凸块下金属化层可通过凸块下金属化材料的物理气相沉积来沉积。
[0011]凸块下金属化材料的物理气相沉积可通过电子束蒸发来执行，并且可以从 垂直于第一抗蚀剂的表面偏移的角度执行，使得第一开口的一个或多个侧壁的 部分保持不被凸块下金属化层覆盖。
[0012]替代地，凸块下金属化材料的物理气相沉积可以垂直于第一抗蚀剂的表面 的角度执行，使得沉积在第一开口的侧壁上的凸块下金属化材料准许溶剂穿透 到第一抗蚀剂。
[0013]在另一替代方案中，凸块下金属化层可通过凸块下金属化材料的化学气相 沉积来沉积，使得沉积在第一开口的侧壁上的凸块下金属化材料准许溶剂穿透 到第一抗蚀剂。
[0014]在所有以上替代方案中，凸块下金属化层的沉积可经执行以使得与图案化 晶片的经暴露区域直接接触的凸块下金属化层的部分与沉积在第一抗蚀剂上 的凸块下金属化
层的部分电连续。
[0015]通过电镀来沉积倒装芯片凸块可包括使用凸块下金属化层作为阴极，使得 倒装芯片凸块材料沉积在凸块下金属化层的通过第二抗蚀剂中的第二开口暴 露的区段上。
[0016]通过电镀来沉积倒装芯片凸块可包括以至少15μm的高度沉积倒装大凸 块材料。
[0017]倒装芯片凸块可为铟倒装芯片凸块。
[0018]图案化晶片的经暴露区域可为经暴露电接触件。
[0019]所述方法可进一步包括通过经由倒装芯片凸块将图案化晶片连接到外部 电路系统来形成倒装芯片封装，其中图案化晶片与外部电路系统之间的距离为 至少15μm。
[0020]根据本专利技术的第二方面，提供一种产品。所述产品包括：
[0021]·
图案化晶片，
[0022]·
图案化晶片上的凸块下金属化的一个或多个区域，以及
[0023]·
一个或多个倒装芯片凸块，其中每一倒装芯片凸块形成在凸块下金属化 的一个或多个区域中的一个上；
[0024]·
其中一个或多个倒装芯片凸块具有至少15μm的高度。
[0025]所述产品可为上文所描述的方法的结果。
[0026]一个或多个倒装芯片凸块可为铟倒装芯片凸块。
[0027]图案化晶片可包含一个或多个量子处理单元组件。一个或多个量子处理单 元组件可包含一个或多个约瑟夫森结和/或其它隧穿屏障组件。一个或多个量 子处理单元组件可形成一个或多个量子位。一个或多个量子位可为平面量子位。
[0028]凸块下金属化的一个或多个区域可与凸块下金属化的其它区域电隔离。
[0029]根据本专利技术的第三方面，提供一种倒装芯片封装。所述倒装芯片封装包括 上文所描述的产品以及外部电路系统，其中图案化晶片经由倒装芯片凸块连接 到外部电路系统，并且其中图案化晶片与外部电路系统分隔开至少15μm的空 间。
附图说明
[0030]图1A至1F展示本专利技术的制造过程的每一步骤的中间结果。
[0031]图2为描绘本专利技术的制造过程的流程图。
[0032]图3展示通过本专利技术的制造过程制造的倒装芯片封装。
具体实施方式
[0033]本专利技术提供一种用于制造具有倒装芯片凸块的集成电路装置的方法。所述 方法尤其适合于在集成电路装置上形成倒装芯片凸块，所述集成电路装置包含 对常规制造过程中使用的热和化学物质敏感的组件，例如在超导集成电路装置 中，例如基于约瑟夫森结的量子位或其它隧穿屏障组件，并且暴露于常规制造 过程的热和/或化学物质可不利地影响装置的性质，例如导致量子位的相干时 间减少。
[0034]形成在集成电路装置中的一个或多个量子位可为平面量子位，其中用于存 储和操纵量子信息的非线性LC电路耦合到由可在2D平面中限定的基于共面 波导的结构限定的光模。这与空腔量子位形成对比，在所述空腔量子位中，LC 电路耦合到由3D空腔限定的光模。此类平面量子位可分布在具有空气桥路 (airbridge)或倒装芯片接合件的衬底/晶片
的不同面上，并且组件可通过硅穿 孔连接。这可被称作2.5D结构。
[0035]本专利技术的方法详细展示于图1A至1F和图2中。图1A至1F展示在本发 明的方法的各种步骤处的集成电路装置的横截面视图。图2为展示方法的流程 图。
[0036]图1A展示由晶片衬底101(例如，硅)和超导膜101组成的图案化晶片。 超导膜102电连接到集成电路装置的一个或多个组件，例如约瑟夫森结，并且 形成基材金属层，在本专利技术的过程进行之前在所述基材金属层上制造所述组件。 图1A对应于图2中所展示的方法的任选步骤201的结果。在步骤201处，集 成电路组件，例如量子处理单元的组件形成在晶片衬底101上。量子处理单元 组件可包含一个或多个量子位，其自身包含隧穿屏障组件，例如约瑟夫森结、 耦合器、操纵器和读出结构。可在步骤202处开始本专利技术的方法之前执行步骤 201。
[0037]在图2的步骤202处，抗蚀剂形成在图案化晶片之上。抗蚀剂(还被称作 第一抗蚀剂)限定一个或多个开口(还被称作第一开口)，图案化晶片的一个 或多个区域(电接触或电隔离区)通过所述一个或多个开口暴露。图1B展示 在步骤202之后的图案化晶片，其中抗蚀剂103存在于超导膜102的顶部上。 抗蚀剂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：在图案化晶片之上形成第一抗蚀剂，所述第一抗蚀剂限定一个或多个第一开口，所述图案化晶片的一个或多个区域通过所述一个或多个第一开口暴露；在所述第一抗蚀剂和所述图案化晶片的一个或多个经暴露区域上沉积凸块下金属化层；在所述经沉积凸块下金属化层之上形成第二抗蚀剂，所述第二抗蚀剂限定一个或多个第二开口，所述第二开口中的每一个暴露所述一个或多个第一开口中的一个内的所述凸块下金属化层的区域；通过电镀在所述第二抗蚀剂中在所述一个或多个开口中的每一个内沉积倒装芯片凸块；移除所述第一抗蚀剂、所述第二抗蚀剂以及位于所述第一抗蚀剂与所述第二抗蚀剂之间的所述凸块下金属化层的区域。2.根据前述权利要求中任一权利要求所述的方法，其中所述图案化晶片包含一个或多个量子处理单元组件。3.根据权利要求2所述的方法，其中在所述图案化晶片之上形成所述第一抗蚀剂之前，所述方法包括通过在所述晶片上形成所述一个或多个量子处理单元组件来形成所述图案化晶片。4.根据权利要求2或3所述的方法，其中所述一个或多个量子处理单元组件包含一个或多个约瑟夫森结(Josephson junction)和/或其它隧穿屏障组件。5.根据权利要求2到4中任一权利要求所述的方法，其中所述一个或多个量子处理单元组件形成一个或多个量子位。6.根据权利要求5所述的方法，其中所述一个或多个量子位为平面量子位。7.根据前述权利要求中任一权利要求所述的方法，其中所述凸块下金属化层通过凸块下金属化材料的物理气相沉积来沉积。8.根据权利要求7所述的方法，其中所述凸块下金属化材料的物理气相沉积是通过电子束蒸发来执行，并且是以从垂直于所述第一抗蚀剂的表面偏移的角度执行，使得所述第一开口的一个或多个侧壁的部分保持不被所述凸块下金属化层覆盖。9.根据权利要求7所述的方法，其中物理气相沉积是以垂直于所述第一抗蚀剂的表面的角度执行，使得沉积在所述第一开口的侧壁上的所述凸块下金属化材料准许溶剂穿透到所述第一抗蚀剂。10.根据权利要求1到6中任一权利要求所述的方法，其中所述凸块下金属化层通过凸块下金属化材料的化学气相沉积来沉积，使得沉积在所述第一开口的侧壁上的所述凸块下金属化材料准许溶剂穿透到所述第一抗蚀剂。11.根据权利要求8至10中任一权利要求所述的方法，其中所述凸块下金属...

【专利技术属性】
技术研发人员：玛蒂，
申请(专利权)人：IQM芬兰有限公司，
类型：发明
国别省市：