多维网络接口制造技术

本发明专利技术题为多维网络接口。本文所述的各种具体实施涉及一种设备，该设备具有集成电路，该集成电路具有包括以堆叠构型垂直布置的第一层和第二层的多个层。该第一层可具有第一功能部件，并且该第二层可具有第二功能部件。该设备可具有位于该第一层内的三维(3D)连接，该3D连接允许该第一功能部件与该第二功能部件之间的同步信令，用于减少包括该第一层和该第二层的该多个层之间的延时。二层的该多个层之间的延时。二层的该多个层之间的延时。

【技术实现步骤摘要】
多维网络接口
[0001]相关申请
[0002]本申请要求于2021年4月21日提交的名称为“Methods for Low Latency Connection of Components to a Network in a 3D
‑
IC”的专利申请号US 63/177595的优先权和权益，并且据此全文以引用方式并入。

技术介绍

[0003]本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。
[0004]在一些现代电路设计中，对形成数字逻辑、存储器和通信接口的附加电路面积的需求超过了工艺技术中密度改进的速率。这导致芯片面积的增长并限制了2D中的系统设计。作为缓解措施，芯片生产技术能够实现紧密集成的三维(3D)系统设计。一些已知技术已尝试通过在接口处放置异步域交叉来在不同管芯之间划分电路块，以便在3D系统设计中保持任何时序路径完全限制于每个管芯，从而以异步接口的附加延时为代价来保证稳健的时序。3D系统设计的一些示范已尝试利用3D集成电路(3DIC)中的同步时钟树，从而实现多个3D层之间的功能块的u架构分割。然而，在3D系统的不同管芯之间延伸的路径的时序受到3D层之间的全局工艺偏斜的差异的影响，这使得该方法在批量生产中容易出现低产量。因此，需要在考虑到3D层之间的全局工艺变化的情况下减少业务延时同时确保稳健的时序收敛的改进电路设计。
附图说明
[0005]本文参考附图描述了各种架构和电路设计方案和技术的具体实施。然而，应当理解，附图仅示出了本文所述的各种具体实施，并且不旨在限制本文所述的各种技术的实施方案。
[0006]图1A至图1B示出了根据本文所述的各种具体实施的多维网络连接架构的各个图。
[0007]图2示出了根据本文所述的各种具体实施的多维接口时钟架构的图。
[0008]图3示出了根据本文所述的具体实施的用于提供多维网络连接架构的方法的图。
[0009]图4示出了根据本文所述的具体实施的用于提供多维网络连接架构的方法的图。
具体实施方式
[0010]本文所述的各种具体实施涉及提供用于参考3D物理电路设计来支持三维(3D)互连电路相关应用的多维网络连接方案和技术的集成电路。多维网络连接架构可提供以针对各种3D联网应用配置的多层结构来实现的3D互连电路。本文所述的各种具体实施提供了一种通过以3D堆叠管芯之间的低延时连接系统部件来划分系统部件的方法。本文所述的各种方案和技术解决了与互连的可用性相关联的限制，这些限制是由于在可采用不同工艺技术
制造堆叠管芯的约束下在3D边界处引入的面积约束与延时，并且因为每个堆叠管芯可独立地参数偏斜。
[0011]本文所述的各种具体实施提供了一种通过3D接口在通信网络与各个部件之间实现低延时连接的方法，由此接口信号的时钟相位根据设计的一部分所支持的延时敏感通信的方向而被不同地对待，方向诸如从部件到网络的发射(TX)或从网络到部件的接收(RX)。在一些情况下，设计的TX部分或RX部分内的信号分别在相反方向上传递或在发射(TX)与接收(RX)之间交叉。此类路径被视为非延时敏感的，并且可被定义为满足同步时序的多周期路径，同步时序应在3D层之间的工艺偏斜的所有不同条件下得到满足。另选地，可对这些路径执行重新同步。此外，可定义寄存器传输逻辑(RTL)设计的准则以便有利于将集成电路划分为3D层，大多数时序路径可满足此条件。此外，在一些情况下，网络部件不包含所有输入和输出上的触发器以最小化延时。在这种情况下，触发器的位置对于所有部件应是一致的并且遵循将触发器定位在部件的输入或输出处的惯例，以在任何可能的地方将时序路径保持在单个层内，从而最小化延迟发散的影响。另外，在一些情况下，一种改善此类不满足RTL准则的路径的时序收敛的方法将逻辑门重新分配在3D边界上，从而将一个功能部件分离在两个3D层上，代价是增加了所需的3D接口数量。本文所述的方法涉及保持3D堆叠管芯之间的电路的受限子集同步并且采用相同的电源电压供应。
[0012]本文将参考图1A至图1B和图2至图4来描述多维网络连接架构的各种具体实施。
[0013]图1A至图1B示出了根据本文所述的具体实施的多维网络连接架构的各个图。具体地，图1A示出了具有一种多层结构的多维网络连接架构104A的图100A，并且图1B示出了具有另一种多层结构的多维网络连接架构104B的图100B。
[0014]在各种具体实施中，多维网络连接架构可用各种集成电路(IC)部件来实现，这些部件被布置并耦合在一起作为提供物理电路设计和相关结构的部件的组装或一些组合。在一些情况下，一种设计、提供、制造和/或生产多维网络连接架构的方法可涉及使用本文所述的IC电路部件，以便实现与其相关联的各种相关制造方案和技术。此外，多维网络连接架构可与各种计算电路和/或多个芯片上的部件集成，并且此外，多维网络连接架构也可在用于汽车、手机、服务器以及物联网(IoT)的各种嵌入式应用中实现。
[0015]图1A示出了具有多层结构的多维网络连接架构104A的图100A，其中类似的部件和/或电路连同特征、特性和/或行为在范围上类似于图1B所示的多维网络连接架构104B。一般来讲，图1B所示的布置在网络内重复多次。
[0016]如图1A所示，多维(3D)网络连接架构104A可指一种设备，该设备具有集成电路以及多层结构和包括以堆叠构型垂直布置的第一层(Tier_0)和第二层(Tier_1)的多个层。第一层(Tier_0)可指系统层并且具有第一功能部件，诸如例如以其间设置有网络通道124的网格图案布置的多个网络路由器(XP)118。第二层(Tier_1)可指CPU层并且具有第二功能部件，诸如例如以其间设置有3D网络接口134的网格图案布置的一个或多个网络复用器(CAL)114。如前所述，一个或多个网络复用器(CAL)114中的每个网络复用器被配置为将多个网络端口集中到单个网络端口。在3D网络连接中使用复用器(CAL)可用于限制所需的3D信号连接的数量并因此限制实施3D接口所需的面积。此外，该设备可通过在网络交叉点之间运行的网络通道124在第一层(Tier_0)中包括通信网络。在各种具体实施中，经由3D接口134的同步信令可被配置为满足与包括不同工艺技术节点(或世代)的多个层(Tier_0，Tier_1)相
关联的不同全局工艺偏斜(或拐角)的不同条件下的时序约束。
[0017]在一些具体实施中，网络通道124在网络交叉点之间运行，诸如例如在两个交叉点之间运行。在一些情况下，可沿网络通道将交叉点插入以提供3D连接点。取决于用途，3D接口134可沿一个或多个网络通道124放置，在这种情况下，可能只有两个网络通道124连接到XP/CAL 118、114，或者在与网络通道124的完全交叉XP 118处本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，所述设备包括：集成电路，所述集成电路具有多个层，所述多个层包括以堆叠构型垂直布置的第一层和第二层，其中所述第一层具有第一功能部件，并且其中所述第二层具有第二功能部件；以及位于所述第一层内的三维(3D)连接，所述3D连接允许所述第一功能部件与所述第二功能部件之间的同步信令，用于减少包括所述第一层和所述第二层的所述多个层之间的延时。2.根据权利要求1所述的设备，其中所述同步信令满足与包括不同工艺技术节点(或世代)的所述第一层和所述第二层相关联的不同全局工艺偏斜(或拐角)的不同条件下的时序约束。3.根据权利要求1所述的设备，其中：所述三维(3D)连接是指在所述第一层内具有网络通道的通信网络，并且所述通信网络包括三维(3D)接口，由此根据通信方向针对与对延时敏感的信号相关联的时序路径不同地调整用于发射或捕获网络通道信号的时钟相位。4.根据权利要求3所述的设备，其中通过将额外的寄存器或同步器插入，将所述时钟相位调整成增大可用于延时敏感路径的时序窗口并补偿具有设计变化的非延时敏感路径。5.根据权利要求4所述的设备，其中通过包括基于来自工艺变化表和3D接口延迟传感器中的至少一者的输入进行调谐(或修整)的可调谐(或可修整)时序延迟电路来调整所述时钟相位。6.根据权利要求3所述的设备，其中所述信号包括来自所述第一功能部件的延时敏感发射路径、去往所述第一功能部件的延时敏感接收路径、来自所述第一功能部件的非延时敏感发射路径、去往所述第一功能部件的非延时敏感接收路径以及层级限制本地路径中的至少一者。7.根据权利要求1所述的设备，其中：所述第一功能部件包括网络路由器，并且所述第二功能部件包括将多个网络端口集中到单个网络端口的网络复用器。8.根据权利要求1所述的设备，其中：所述多个层包括一个或多个附加层，并且所述通信网络在所述一个或多个附加层中的附加功能部件之间提供附加同步信令，用于减少所述第一层、所述第二层和所述一个或多个附加层之间的延时。9.一种方法，所述方法包括：提供具有多个层的集成电路，所述多个层包括以堆叠构型垂直布置的第一层和第二层，其中所述第一层中的发射序列元件对应于所述第二层中的捕获序列元件，其中所述第二层中的发射序列元件对应于所述第一层中的捕获序列元件；在所述第一层和所述第二层中的对应发射序列元件与捕获序列元件之间形成跨越所述多个层的时序路径；以及实施确保与所述时序路径相关联的组合逻辑的大部分与所述第一层或所述第二层中的所述发射序列元件或所述捕获序列元件共同位于同一层上的寄存器传输逻辑(RTL)策略。
10.根据权利要求9所述的方法，其中：所述第一层中的所述发射序列元件包括所述第一层中的一个或多个发射部件，所述一个或多个发射部件包括锁存器和触发器中的至少一者，所述第二层中的所述捕获序列元件包括所述第二层中的一个或多个捕获部件，所述一个或多个捕获部件包括锁存器和触发器中的至少一者，并且所述时序路径包括从所述第一层中...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：Arm有限公司，
类型：发明
国别省市：