多维网络接口制造技术

本发明专利技术题为多维网络接口。本文所述的各种具体实施涉及一种设备，该设备具有集成电路，该集成电路具有包括以堆叠构型垂直布置的第一层和第二层的多个层。该第一层可具有第一功能部件，并且该第二层可具有第二功能部件。该设备可具有位于该第一层内的三维(3D)连接，该3D连接允许该第一功能部件与该第二功能部件之间的同步信令，用于减少包括该第一层和该第二层的该多个层之间的延时。二层的该多个层之间的延时。二层的该多个层之间的延时。

【技术实现步骤摘要】
多维网络接口
[0001]相关申请
[0002]本申请要求于2021年4月21日提交的名称为“Methods for Low Latency Connection of Components to a Network in a 3D
‑
IC”的专利申请号US 63/177595的优先权和权益，并且据此全文以引用方式并入。

技术介绍

[0003]本节旨在提供与理解本文所述的各种技术相关的信息。如本节的标题所暗示的，这是对相关技术的讨论，绝不应当暗示其是现有技术。一般来讲，相关技术可被认为是或可不被认为是现有技术。因此，应当理解，本节中的任何陈述均应按此意义来理解，并且不作为对现有技术的任何认可。
[0004]在一些现代电路设计中，对形成数字逻辑、存储器和通信接口的附加电路面积的需求超过了工艺技术中密度改进的速率。这导致芯片面积的增长并限制了2D中的系统设计。作为缓解措施，芯片生产技术能够实现紧密集成的三维(3D)系统设计。一些已知技术已尝试通过在接口处放置异步域交叉来在不同管芯之间划分电路块，以便在3D系统设计中保持任何时序路径完本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，所述设备包括：集成电路，所述集成电路具有多个层，所述多个层包括以堆叠构型垂直布置的第一层和第二层，其中所述第一层具有第一功能部件，并且其中所述第二层具有第二功能部件；以及位于所述第一层内的三维(3D)连接，所述3D连接允许所述第一功能部件与所述第二功能部件之间的同步信令，用于减少包括所述第一层和所述第二层的所述多个层之间的延时。2.根据权利要求1所述的设备，其中所述同步信令满足与包括不同工艺技术节点(或世代)的所述第一层和所述第二层相关联的不同全局工艺偏斜(或拐角)的不同条件下的时序约束。3.根据权利要求1所述的设备，其中：所述三维(3D)连接是指在所述第一层内具有网络通道的通信网络，并且所述通信网络包括三维(3D)接口，由此根据通信方向针对与对延时敏感的信号相关联的时序路径不同地调整用于发射或捕获网络通道信号的时钟相位。4.根据权利要求3所述的设备，其中通过将额外的寄存器或同步器插入，将所述时钟相位调整成增大可用于延时敏感路径的时序窗口并补偿具有设计变化的非延时敏感路径。5.根据权利要求4所述的设备，其中通过包括基于来自工艺变化表和3D接口延迟传感器中的至少一者的输入进行调谐(或修整)的可调谐(或可修整)时序延迟电路来调整所述时钟相位。6.根据权利要求3所述的设备，其中所述信号包括来自所述第一功能部件的延时敏感发射路径、去往所述第一功能部件的延时敏感接收路径、来自所述第一功能部件的非延时敏感发射路径、去往所述第一功能部件的非延时敏感接收路径以及层级限制本地路径中的至少一者。7.根据权利要求1所述的设备，其中：所述第一功能部件包括网络路由器，并且所述第二功能部件包括将多个网络端口集中到单个网络端口的网络复用器。8.根据权利要求1所述的设备，其中：所述多个层包括一个或多个附加层，并且所述通信网络在所述一个或多个附加层中的附加功能部件之间提供附加同步信令，用于减少所述第一层、所述第二层和所述一个或多个附加层之间的延时。9.一种方法，所述方法包括：提供具有多个层的集成电路，所述多个层包括以堆叠构型垂直布置的第一层和第二层，其中所述第一层中的发射序列元件对应于所述第二层中的捕获序列元件，其中所述第二层中的发射序列元件对应于所述第一层中的捕获序列元件；在所述第一层和所述第二层中的对应发射序列元件与捕获序列元件之间形成跨越所述多个层的时序路径；以及实施确保与所述时序路径相关联的组合逻辑的大部分与所述第一层或所述第二层中的所述发射序列元件或所述捕获序列元件共同位于同一层上的寄存器传输逻辑(RTL)策略。
10.根据权利要求9所述的方法，其中：所述第一层中的所述发射序列元件包括所述第一层中的一个或多个发射部件，所述一个或多个发射部件包括锁存器和触发器中的至少一者，所述第二层中的所述捕获序列元件包括所述第二层中的一个或多个捕获部件，所述一个或多个捕获部件包括锁存器和触发器中的至少一者，并且所述时序路径包括从所述第一层中...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：Arm有限公司，
类型：发明
国别省市：