显示控制系统及其信号传输方法技术方案

本发明专利技术公开了一种显示控制系统及其信号传输方法，所述显示控制系统包括串接的多个驱动电路，其中一驱动电路包括一接收器、一占空比校正电路及一传输器。该接收器用来从该多个驱动电路中的上一驱动电路接收一第一信号。该占空比校正电路耦接于该接收器，用来调整该第一信号的一占空比以产生一第二信号。该传输器耦接于该占空比校正电路，用来传送该第二信号至该多个驱动电路中的下一驱动电路。至该多个驱动电路中的下一驱动电路。至该多个驱动电路中的下一驱动电路。

【技术实现步骤摘要】
显示控制系统及其信号传输方法


[0001]本专利技术涉及一种显示控制系统，尤其涉及一种可用来控制发光二极管(Light
‑
Emitting Diode，LED)显示屏的显示控制系统。

技术介绍

[0002]传统上，用于发光二极管(Light
‑
Emitting Diode，LED)显示屏的驱动电路通常是通过串列外设接口(Serial Peripheral Interface，SPI)进行连接，其中，低速时钟信号可传送至每一驱动电路以进行显示驱动的控制和同步。低速时钟可通过印刷电路板(Printed Circuit Board，PCB)的走线传输于驱动电路之间，其具有较低信道损耗和较高信号完整度的优点。当驱动电路接收低速时钟信号之后，驱动电路中的锁相环(Phase
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Locked Loop，PLL)可将低速时钟信号转换为高速时钟信号，以用于高解析度的显示运作。
[0003]锁相环一般是由相位侦测器、电荷泵(charge pump)、回路滤波器(loop filter)、压控振荡器(Voltage
‑
Controlled Oscillator，VCO)、及分频器(frequency divider)所组成，其具有复杂的结构，且往往需要高功耗并占用大量电路面积。为了避免锁相环的使用，可利用广域的高速时钟通过印刷电路板的走线传送至每一驱动电路。高速时钟信号可具有数百百万赫兹(Megahertz，MHz)等级的频率，远高于串列外设接口上的低速时钟频率(通常低于20百万赫兹)。然而，高速时钟在驱动电路间传送时通常面临到较大的损耗，即，印刷电路板上的非理想信道特性(例如反射、损耗及耦合等)导致所传送的信号频率受到限制。
[0004]因此，实有必要提出一种新式的传输方案，使得高速时钟信号能够在驱动电路之间进行传输。

技术实现思路

[0005]因此，本专利技术的主要目的即在于提供一种显示控制系统，其中，高速时钟信号可在显示控制系统中的多个驱动电路之间顺利传送。
[0006]本专利技术的一实施例公开了一种显示控制系统，其包括串接的多个驱动电路。该多个驱动电路中的一驱动电路包括一接收器、一占空比校正(Duty Cycle Correction，DCC)电路及一传输器。该接收器用来从该多个驱动电路中的上一驱动电路接收一第一信号。该占空比校正电路耦接于该接收器，用来调整该第一信号的一占空比，以产生一第二信号。该传输器耦接于该占空比校正电路，用来传送该第二信号至该多个驱动电路中的下一驱动电路。
[0007]本专利技术的另一实施例公开了一种信号传输方法，用于串接的多个驱动电路当中的一驱动电路。该方法包括下列步骤：从该多个驱动电路中的上一驱动电路接收一第一信号；调整该第一信号的一占空比，以产生一第二信号；以及传送该第二信号至该多个驱动电路中的下一驱动电路。
附图说明
[0008]图1为用于一显示屏的一般显示控制系统的示意图。
[0009]图2A及2B示出了端点数量对信号完整度的影响。
[0010]图3为本专利技术实施例一显示控制系统的示意图。
[0011]图4示出了由一连串收发器进行传输的时钟信号。
[0012]图5为本专利技术实施例一驱动电路的示意图。
[0013]图6示出了占空比校正电路的一种详细实施方式。
[0014]图7示出了脉冲产生器的一种详细实施方式。
[0015]图8A示出了脉冲间隔侦测器的一种详细实施方式。
[0016]图8B为脉冲间隔侦测器中产生的延迟脉冲的波形图。
[0017]图9示出了可用来实现延迟单元的一种示例性反向器。
[0018]图10～12示出了占空比校正电路的其它详细实施方式。
[0019]图13为本专利技术实施例一流程的流程图。
[0020]其中，附图标记说明如下：
[0021]10、30显示控制系统
[0022]100显示屏
[0023]DC_1～DC_N、IC1～IC4、50驱动电路
[0024]SDIN数据输入端
[0025]SDOUT数据输出端
[0026]SCKIN时钟输入端
[0027]OUT_1～OUT_X驱动输出端
[0028]S_0～S_M扫描线
[0029]SCLK、SCLK2时钟信号
[0030]VIN信号输入端
[0031]SCKOUT时钟输出端
[0032]502时钟接收器
[0033]504占空比校正电路
[0034]506时钟传输器
[0035]508数据接收及驱动器
[0036]CK_IN输入时钟信号
[0037]CK_OUT输出时钟信号
[0038]600脉冲产生器
[0039]602脉冲间隔侦测器
[0040]604SR锁存器
[0041]CK_P脉冲信号
[0042]612第一延迟电路
[0043]614控制逻辑
[0044]616第二延迟电路
[0045]P_D侦测脉冲
[0046]P_OUT输出脉冲
[0047]TD延迟时间
[0048]D1延迟单元
[0049]702、1200反向器
[0050]704与门
[0051]CK_D延迟信号
[0052]T1、T2晶体管
[0053]C1、C2电流源
[0054]DC1驱动单元
[0055]1002放大器
[0056]1004运算元
[0057]F1、F2滤波器
[0058]V_F、V_F1、V_F2滤波信号
[0059]CK_REF参考时钟
[0060]V_REF参考电压
[0061]V_ERR反馈信号
[0062]1100单端转差分转换器
[0063]CK_IN
’
反向时钟信号
[0064]130流程
[0065]1300～1308步骤
具体实施方式
[0066]请参考图1，图1为用于一显示屏100(例如发光二极管(Light
‑
Emitting Diode)显示屏)的一般显示控制系统10的示意图。显示控制系统10包括互相串接的多个驱动电路DC_1～DC_N，其中每一驱动电路DC_1～DC_N包括一数据输入端SDIN、一数据输出端SDOUT、一时钟输入端SCKIN、以及多个驱动输出端OUT_1～OUT_X。显示屏100可在驱动电路DC_1～DC_N的控制及驱动之下进行图像显示。每一驱动电路DC_1～DC_N可通过驱动输出端OUT_1～OUT_X来输出显示驱动电压，以控制显示屏100上部分像素的显示运作。显示屏100可由一发光二极管阵列所组成，其中每一列发光二极管耦接于其中一个驱动电路DC_1～DC_N，每一行发光二极管则通过扫描线S_0～S_M的其中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种显示控制系统，包括：串接的多个驱动电路，其中一驱动电路包括：一接收器，用来从该多个驱动电路中的上一驱动电路接收一第一信号；一占空比校正电路，耦接于该接收器，用来调整该第一信号的一占空比，以产生一第二信号；以及一传输器，耦接于该占空比校正电路，用来传送该第二信号至该多个驱动电路中的下一驱动电路。2.如权利要求1所述的显示控制系统，其特征在于，该第一信号及该第二信号都是一时钟信号。3.如权利要求1所述的显示控制系统，其特征在于，该多个驱动电路用来驱动一发光二极管显示屏。4.如权利要求1所述的显示控制系统，其特征在于，该占空比校正电路包括：一脉冲产生器，用来根据该第一信号来产生一脉冲信号；一脉冲间隔侦测器，耦接于该脉冲产生器，用来侦测该脉冲信号中两相邻脉冲的一间隔长度；以及一SR锁存器，耦接于该脉冲间隔侦测器，用来根据该脉冲间隔侦测器的一侦测结果来产生该第二信号。5.如权利要求4所述的显示控制系统，其特征在于，该脉冲产生器包括：一延迟单元，用来根据该第一信号来产生一延迟信号；一反向器，耦接于该延迟单元，用来对该延迟信号或该第一信号进行反向；以及一与门，耦接于该反向器，用来根据该延迟信号及该第一信号来产生该脉冲信号。6.如权利要求4所述的显示控制系统，其特征在于，该脉冲间隔侦测器包括：一第一延迟电路，用来根据该脉冲信号来产生多个延迟脉冲；一控制逻辑，耦接于该第一延迟电路，用来根据该多个延迟脉冲，判断该第一延迟电路中对应于该脉冲信号中两相邻脉冲的该间隔长度的延迟单元数量；以及一第二延迟电路，耦接于该控制逻辑，用来产生具有一延迟时间的一输出脉冲，该延迟时间对应于该间隔长度的一半。7.如权利要求6所述的显示控制系统，其特征在于，该第二延迟电路包括的延迟单元数量等于该第一延迟电路包括的延迟单元数量的一半。8.如权利要求6所述的显示控制系统，其特征在于，该延迟单元的延迟时间是可调整的。9.如权利要求1所述的显示控制系统，其特征在于，该占空比校正电路包括：一第一滤波器；一运算元，耦接于该第一滤波器；以及一放大器，包括：一第一输入端，耦接于该第一滤波器；一第二输入端；以及一输出端，耦接于该运算元。10.如权利要求9所述的显示控制系统，其特征在于，该第一滤波器用来对该脉冲信号
进行滤波，以产生一滤波信号，且该放大器用来根据该滤波信号及一参考电压，产生一反馈信号。11.如权利要...

【专利技术属性】
技术研发人员：叶哲维，梁可骏，王裕翔，方咏仁，刘益全，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：