基于FPGA的片间并行接口相位对齐实现方法技术

本发明专利技术实施例公开了基于FPGA的片间并行接口相位对齐实现方法。所述方法包括：利用FPGA的可编程逻辑单元为并行接口的每一个信号构造一个延时实时可调的电路，以得到延时链；通过调节所述延时链来补偿各个信号之间的走线延迟偏差。通过实施本发明专利技术实施例的方法可以降低FPGA和其他芯片的并行接口的电路设计难度；提升有效采样窗口的宽度，节省PLL资源，增加设计的灵活性，实现更多的并行接口，增加FPGA的选型灵活性，不需要依赖于特定厂家的FPGA就可以实现每个信号的延迟可调。FPGA就可以实现每个信号的延迟可调。FPGA就可以实现每个信号的延迟可调。

【技术实现步骤摘要】
基于FPGA的片间并行接口相位对齐实现方法


[0001]本专利技术涉及FPGA并行接口的信号相位对齐方法，更具体地说是指基于FPGA的片间并行接口相位对齐实现方法。

技术介绍

[0002]在很多的接口电路设计中都会涉及到FPGA(现场可编程逻辑门阵列，Field Programmable Gate Array)和其他芯片通过并行接口互联实现数据传输的应用场景，这些并行接口大部分都是同步的，即这些信号中会有一个是时钟信号。发送端会把这些信号按一定的相位关系从端口上输出，接收端会用接口中的时钟信号对其他信号做同步采样，从而实现并行的数据传输。比如FPGA和以太网的PHY(端口物理层，Physical)芯片之间的GMII(千兆介质无关接口，Gigabit Media Independent)接口，对FPGA而言在发送端有一组位宽是11位的并行输出接口，包括一个时钟信号，一个数据有效指示信号，一个数据错误指示信号，以及八个数据信号，在PHY芯片的接收端会用这个时钟信号对其他信号进行采样。
[0003]在接收端要保证时钟信号每一拍都能正确采样其他本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于FPGA的片间并行接口相位对齐实现方法，其特征在于，包括：利用FPGA的可编程逻辑单元为并行接口的每一个信号构造一个延时实时可调的电路，以得到延时链；通过调节所述延时链来补偿各个信号之间的走线延迟偏差。2.根据权利要求1所述的基于FPGA的片间并行接口相位对齐实现方法，其特征在于，所述利用FPGA的可编程逻辑单元为并行接口的每一个信号构造一个延时实时可调的电路，以得到延时链，包括：通过硬件描述语言描述一个多位宽的加法器，以得到综合后的加法电路；将所述加法电路映射到FPGA的可编程逻辑资源中，以得到延时链。3.根据权利要求2所述的基于FPGA的片间并行接口相位对齐实现方法，其特征在于，所述延时链是由LAB中的加法器和进位链级联起来的延时电路。4.根据权利要求1所述的基于FPGA的片间并行接口相位对齐实现方法，其特征在于，所述通过调节所述延时链来补偿各个信号之间的走线延迟偏差，包括：信号在所述延时链...

【专利技术属性】
技术研发人员：韩海亮，朱海燕，袁栋，
申请(专利权)人：杭州至千哩科技有限公司，
类型：发明
国别省市：