一种抑制芯片差分过孔串扰的微扰BGA引脚排布方法技术

本发明专利技术提供一种抑制芯片差分过孔串扰的微扰BGA引脚排布方法，该方法在传统三角形排布模型的基础之上，通过对差分过孔对之间的角度、过孔之间的间距、地过孔的位置进行微扰分析，建立了抑制差分过孔串扰的微扰BGA引脚排布模型。与传统的三角形排布模型相比，在30GHz的频带范围内插损串扰比(ICR)增加5dB，在112Gbps速率下集成串扰噪声(ICN)减小35.58％。本发明专利技术提出的微扰BGA引脚排布模型可以抑制差分对之间的差分串扰，提高了信号的完整性，为BGA引脚排布设计提供了参考。为BGA引脚排布设计提供了参考。为BGA引脚排布设计提供了参考。

【技术实现步骤摘要】
一种抑制芯片差分过孔串扰的微扰BGA引脚排布方法


[0001]本专利技术涉及系统封装互连设计领域，更具体地，涉及一种抑制芯片差分过孔 串扰的微扰BGA引脚排布方法。

技术介绍

[0002]为了满足物联网、人工智能等新兴应用的发展，数据通信也在不断地发展。 随着数据通信的不断发展，串行通道的数据率已经达到112Gbps，224Gbps也正在 研发当中。随着通信速率的不断提升，通道串扰已成为串行链路必须面对的关键 问题之一。串扰能够导致信号时序和逻辑混乱，影响电路的正常功能，是高速数 字传输通道的核心问题之一。差分传输线具有抗干扰能力强、信噪比高、辐射低、 带宽容量大等优点，为了能够实用于高速电路中和降低噪声的影响，差分信号已 经成为数据传输的首选方法。
[0003]随着传输速率达到56/112Gbps或以上，差分对之间的串扰也变得不可忽视， 限制串行数据传输通道的最高传输速率。为了抑制高速差分过孔之间的差分串扰， 传统的方法是通过添加屏蔽地或增加过孔之间的间距来减小差分串扰。但是随着 电子技术地不断高速发展，电路的集成度越来越高，添加屏蔽地的方法对于要求 高信号密度的电路设计，如球栅阵列(BGA)的设计，并不是很适用。学者 R.Enriquez等提出可利用对称原理减小差分串扰，如果差分受害线(victimline) 和攻击源(aggressorline)之间保持对称，则差分串扰最小。
[0004]现有技术中公开了一种高速差分过孔的优化方法。该专利技术专利利用垂直对称 原理在传统的三角形过孔排布工艺上来抑制差分过孔间的差分串扰。对高速BGA 封装与PCB互联区域的差分信号走线、信号过孔与地过孔之间比例、布线层与过 孔残桩等进行了差分串扰的优化，优化的结果对差分串扰的抑制作用非常明显， 给多层PCB与BGA封装设计提供了参考。该专利未涉及提出一种新的减少差分串扰 的BGA引脚排布图。

技术实现思路

[0005]本专利技术提供一种抑制芯片差分过孔串扰的微扰BGA引脚排布方法，该方法 可以抑制差分对之间的差分串扰，提高了信号的完整性。
[0006]为了达到上述技术效果，本专利技术的技术方案如下：
[0007]一种抑制芯片差分过孔串扰的微扰BGA引脚排布方法，包括以下步骤：
[0008]S1：设计差分过孔的过孔半径、两过孔之间的间距、反焊盘半径的大小；
[0009]S2：首先选取一对步骤S1中的过孔作为优化的目标差分过孔对，将该差分 过孔及其正上方与正下方的差分过孔对以各自的中心即该差分过孔对的两过孔 连线的中心为轴顺时针旋转
°
；同时将目标差分过孔对左上方、左下方、右上方、 右下方的差分过孔对以各自的中心为轴逆时针旋转；
[0010]S3：将目标差分过孔对及其周围六对差分过孔对中的两过孔向着两过孔连线 的中心移动，使目标差分过孔对中的两过孔间距减小；
[0011]S4:将目标差分过孔对及其周围六对差分过孔对正上方的地过孔向靠近该差 分过孔对的方向平移；
[0012]S5：七对差分过孔对及其周围的地过孔构成一个基本单元，将这个基本单元 进行上下左右扩展即可得到完整的抑制差分过孔串扰的微扰BGA引脚排布模型。
[0013]进一步地，所述步骤S1的过程是：
[0014]利用Q2D仿真软件，建立一对差分过孔，周围环绕着8个地过孔，使用介 电常数为3.3的介质材料Megtron7，其正切损耗角为0.02；通过仿真可知当过孔 半径为5mil，过孔之间的间距为0.9mm时，差分阻抗接近100欧姆；然后再进 行反焊盘半径的仿真，当反焊盘的半径为15mil时差分阻抗近似为100欧姆。
[0015]进一步地，所述步骤S2的过程是：
[0016]通过步骤S1的得到的各项仿真参数，首先构建一个差分过孔对单元，将其 定为目标差分过孔对；再在目标差分过孔对的周围分别建立六对差分过孔对的单 元结构；然后将目标差分过孔对及其正上方、正下方的差分过孔对以各自的中心 为轴顺时针旋转α
°
，记为+α，左上方、左下方、右上方、右下方的差分过孔对 以各自的中心为轴逆时针旋转α
°
，记为
‑
α。
[0017]进一步地，所述步骤S3的过程是：
[0018]在步骤S2得到的角度微扰变化后的BGA引脚排布结构中，将所有差分过 孔对中的两过孔向着两过孔连线的中心移动，使差分过孔对中的两过孔间距减小 为d
’
；通过对差分过孔对两过孔间距微扰分析，两过孔间的间距越小，差分过孔 对所受到的差分串扰影响越小。
[0019]进一步地，所述步骤S4的过程是：
[0020]在步骤S3得到的角度和过孔间距微扰变化后的BGA引脚排布结构中，将 所有差分过孔对正上方的地过孔向靠近目标差分过孔对的方向平移，在横轴方向 移动的距离记为a，在纵轴方向移动的距离记为b；通过对a与b的微扰分析， 当两个方向的移动距离在很小的一个范围内时，越靠近对应的差分过孔对时，差 分过孔对之间的串扰越小，。
[0021]进一步地，当两个方向的移动距离在
±
5mil的范围内时，越靠近对应的差分 过孔对时，差分过孔对之间的串扰越小；当a＝b＝5mil时，差分过孔对之间的串 扰最小。
[0022]进一步地，所述步骤S5的过程是：
[0023]将步骤S4中的七对差分过孔排布结构视为一个基本单元，将这个基本单元 在平面内扩展，形成周期结构，得到一个微扰的引脚排布模型。
[0024]优选地，所述α为20；所述d
’
为0.8mm。
[0025]与现有技术相比，本专利技术技术方案的有益效果是：
[0026]本专利技术在传统三角形排布模型的基础之上，通过对差分过孔对之间的角度、 过孔之间的间距、地过孔的位置进行微扰分析，建立了抑制差分过孔串扰的微扰 BGA引脚排布模型。与传统的三角形排布模型相比，在30GHz的频带范围内插损 串扰比(ICR)增加5dB，在112Gbps速率下集成串扰噪声(ICN)减小35.58％。 本专利技术提出的微扰BGA引脚排布模型可以抑制差分对之间的差分串扰，提高了信 号的完整性，为BGA引脚排布设计提供了参考。
附图说明
[0027]图1
‑
1为本专利技术所建立的传统的三角形过孔阵列排布的单元结构；
[0028]图1
‑
2为本专利技术所建立的传统的三角形排布模型的俯视图(S:G＝1:1.5)；
[0029]图2为本专利技术所建立的进行角度微扰变化后的BGA引脚排布结构的俯视图；
[0030]图3为本专利技术所建立的角度和过孔间距微扰变化后的BGA引脚排布结构的 俯视图；
[0031]图4为本专利技术所建立的角度、过孔间距和地过孔位置微扰变化后的BGA引 脚排布结构的俯视图；
[0032]图5
‑
1为本专利技术所建立的最终的微扰BGA引脚排布模型的俯视图；
[0本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抑制芯片差分过孔串扰的微扰BGA引脚排布方法，其特征在于，包括以下步骤：S1：设计差分过孔的过孔半径、两过孔之间的间距、反焊盘半径的大小；S2：首先选取一对步骤S1中的过孔作为优化的目标差分过孔对，将该差分过孔及其正上方与正下方的差分过孔对以各自的中心即该差分过孔对的两过孔连线的中心为轴顺时针旋转
°
；同时将目标差分过孔对左上方、左下方、右上方、右下方的差分过孔对以各自的中心为轴逆时针旋转；S3：将目标差分过孔对及其周围六对差分过孔对中的两过孔向着两过孔连线的中心移动，使目标差分过孔对中的两过孔间距减小；S4：将目标差分过孔对及其周围六对差分过孔对正上方的地过孔向靠近该差分过孔对的方向平移；S5：七对差分过孔对及其周围的地过孔构成一个基本单元，将这个基本单元进行上下左右扩展即可得到完整的抑制差分过孔串扰的微扰BGA引脚排布模型。2.根据权利要求1所述的抑制芯片差分过孔串扰的微扰BGA引脚排布方法，其特征在于，所述步骤S1的过程是：利用Q2D仿真软件，建立一对差分过孔，周围环绕着8个地过孔，使用介电常数为3.3的介质材料Megtron7，其正切损耗角为0.02；通过仿真可知当过孔半径为5mil，过孔之间的间距为0.9mm时，差分阻抗接近100欧姆；然后再进行反焊盘半径的仿真，当反焊盘的半径为15mil时差分阻抗近似为100欧姆。3.根据权利要求2所述的抑制芯片差分过孔串扰的微扰BGA引脚排布方法，其特征在于，所述步骤S2的过程是：通过步骤S1的得到的各项仿真参数，首先构建一个差分过孔对单元，将其定为目标差分过孔对；再在目标差分过孔对的周围分别建立六对差分过孔对的单元结构；然后将目标差分过孔对及其正上方、正下方的差分过孔对以各自的中心为轴顺时针旋转α
°
，记为+α，左上方、左下方、右上方、右下方的差分过孔对以各自的中心为轴逆时针旋转α
°

【专利技术属性】
技术研发人员：张木水，李睿宏，王自鑫，
申请(专利权)人：中山大学，
类型：发明
国别省市：