基于双对角准循环移位低密度校验码的校验位生成器制造技术

本发明专利技术公开了一种基于双对角准循环移位低密度校验码的校验位生成器，它涉及编码器件，主要解决现有编码器复杂度高和编码时延大的问题。整个器件包括预编码存储单元和校验位生成单元，该预编码存储单元用于存储预编码数据，它包括一个前端模二加法器∑′和多个并联双态移位寄存器，每个双态移位寄存器由一个二选一选择器和多个Ｄ触发器依次连接构成；该校验位生成单元用于产生校验比特，它由ｍ－１个后端模二加法器∑构成。该预编码存储单元的输出数据传输到校验位生成单元，通过校验位生成单元输出校验比特。本发明专利技术具有结构简单，编码效率高的优点，用于作为ＬＤＰＣ编码器的器件。

【技术实现步骤摘要】

本专利技术属于通信领域，涉及编码技术，具体地说是一种可实现快速编码的LDPC码 编码器的部件。
技术介绍
在现代数字通信系统中，为保证各种数据能够可靠、有效地传输，往往要利用纠错 编码技术。近年来，随着无线数字通信的发展及各种高速率数据业务的出现，研究并利 用纠错编码技术就显得越来越重要。理论研究表明低密度校验码LDPC长码的性能超过Turbo码，已接近香农限，同时 具有线性译码复杂度，适用于高速数据传输。LDPC码从理论研究逐渐步入实际应用的发 展过程中，LDPC码的编码复杂度及其造成的编码时延，成为制约LDPC码在高速数据业 务中应用的一个关键因素。在现有LDPC码的编码过程中，如果直接采用信息比特与生成矩阵相乘的方法，则 编码复杂度为o(w2)，这种复杂度在中长码时，会造成很大的编码时延。目前通常有两种 解决方法， 一种是采用具有下三角结构的稀疏校验矩阵直接编码，其复杂度为o(w);另 一种是采用具有准循环特性的LDPC码，即其校验矩阵由0阵和单位阵的循环移位矩阵 构成，该类LDPC码的生成矩阵和校验矩阵的代数结构特性有利于采用大规模集成电路 实现编译码器，从而提高编码效率。IEEE.802.16e标准中的LDPC码就选用了具有准循环特性的结构，且给出了三种编 码方法串行编码、并行编码和小矩阵相乘编码。串行编码方案的结构比较简单，但是 编码效率比较低，很难应用于高速数据传输系统中；全并行编码方案可以有效提高编码 速度，但是硬件复杂度高，占用存储空间大，实现比较困难；小矩阵相乘的并行编码方案，可有效的提高编码速度，在分解的矩阵块比较小时，实现复杂度比较低，但其编码 复杂度仍随矩阵阶数的增加呈指数增长，且对分块大小和码长都有一定的限制。综上，巳有编码器均存在复杂度高，编码时延大的问题。
技术实现思路
本专利技术的目的是提供一种基于双对角准循环移位低密度校验码的校验位生成器，以 解决上述编码器复杂度高，编码时延大的问题，实现快速编码。为实现上述目的，本专利技术提供的校验位生成器包括预编码比特存储单元，用于存储预编码比特数据，它设有一个状态选择端口、 一个预编码比特输入端口和一个数据输出端口；校验位生成单元，用于产生低密度校验码的校验比特，它设有一个数据输入端口和一个校验比特输出端口；该预编码比特存储单元的输出数据传输到校验位生成单元的数据输入端口。上述校验位生成器，其中所述的预编码比特存储单元由一个前端模二加法器S'和 m + l个长度为z的并联双态移位寄存器连接组成，该前端模二加法器S'设有一个输出端 口和m个输入端口，每个双态移位寄存器设有一个状态选择输入端口、 一个预编码比特 输入端口和一个数据输出端口， w〉l, z>l。上述校验位生成器，其中所述的每个双态移位寄存器由一个二选一选择器和z个D 触发器依次连接构成，第0个双态移位寄存器中的二选一选择器的第一数据输入端口 1 与前端模二加法器s:'的数据输出端口相连，第1个双态移位寄存器至第/n个双态移位寄 存器中的二选一选择器的第一数据输入端口 1与前端模二加法器2'中相对应的数据输入 端口相连，每个二选一选择器的第二数据输入端口 2与其对应的双态移位寄存器中的第0 个D触发器相连，每个二选一选择器的输出端口与其对应的双态移位寄存器中的第z-l 个D触发器相连，z>l。上述校验位生成器，其中所述的校验位生成单元由m-l个后端模二.加法器2:组成， 每个后端模二加法器S设有一个校验比特输出端口和w个数据输入端口，n的取值与低密度校验码的校验矩阵中对应行的第A: + l列至第;t + w列的非负值个数相等，m>l。上述校验位生成器，其中所述的校验比特输出端由第0个双态移位寄存器中的第0 个D触发器输出的校验比特和w -1个后端模二加法器S输出的校验比特构成。上述校验位生成器，其中所述的预编码比特存储单元的输出数据传输到校验位生成 单元的数据输入端口，是根据校验矩阵中第A + l列至第yfc + w列的非负值的大小和位置， 将m + l个双态移位寄存器中的D触发器与w-l个后端模二加法器2:按照由上至下和由 下至上的双向递推关系传输。本专利技术由于采用预编码存储单元和校验位生成单元来产生校验比特，因而降低了编 码时延；同时由于预编码存储单元采用了双态移位寄存器，因而与传统编码器采用的桶 形移位寄存器相比，具有更低的编码复杂度；此外由于在校验位生成器中，双态移位寄 存器和后端模二加法器之间采用了由上至下和由下至上的双向递推连接关系，可进一步 提高编码器的吞吐量。附图说明图1是本专利技术的原理框图； 图2是本专利技术的结构示意图3是本专利技术针对码长2304，码率为1/2的LDPC码的实施例电路图。 具体实施例方式参照图1,本专利技术的校验位生成器主要由预编码比特存储单元和校验位生成单元组 成，其中预编码存储单元用于存储预编码比特数据，它设有一个状态选择端口、 一个预 编码比特输入端口和一个数据输出端口；校验位生成单元用于产生低密度校验码的校验 比特，它设有一个数据输入端口和一个校验比特输出端口。该预编码比特存储单元的数 据输出端口与校验位生成单元的数据输入端口相连，校验位生成单元的校验比特输出端 口作为整个校验位生成器的校验比特输出端口。参照图2，所述的预编码存储单元由一个前端模二加法器2T和m + l个长度为z的并 联双态移位寄存器连接组成，每个双态移位寄存器由一个二选一选择器和z个D触发器 依次连接构成。每个二选一选择器设有第一数据端口 1、第二数据端口2、状态选择端口 3和数据输出端口 4。每个二选一选择器的第二数据输入端口 2与其对应的双态移位寄存 器中的第0个D触发器相连，每个二选一选择器的数据输出端口 4与其对应的双态移位 寄存器中的第z-l个D触发器相连。所述前端模二加法器i:'设有一个输出端口和附个数 据输入端口，该输出端口与第0个双态移位寄存器中的二选一选择器的第一数据输入端 口 1相连，该m个数据输入端口分别与第1个双态移位寄存器至第m个双态移位寄存器 中的二选一选择器的第一数据输入端口 l对应连接，w>l， z>l。所述的校验位生成单元由附-1个后端模二加法器s:组成，每个后端模二加法器2设 有一个校验比特输出端口和w个数据输入端口 ，的取值与低密度校验码的校验矩阵中对 应行的第A + l列至第w列的非负值个数相等，m>l。该校验位生成单元中的校验比特 输出端由第0个双态移位寄存器中的第0个D触发器输出的校验比特和m -1个后端模二 加法器S输出的校验比特构成。上述预编码存储单元与校验位生成单元的传输关系为根据校验矩阵中第;t+1列至第6 + m列的非负值的大小和位置，将m +1个双态移位寄存器中的D触发器与m -1个后 端模二加法器S按照由上至下和由下至上的双向递推关系传输，具体关系如下(A)由上至下的传输关系。第0个双态移位寄存器中的第/个D触发器和第l个双 态移位寄存器中的第0个D触发器各引出一条输出线，这两条输出线均与第1个后端模 二加法器S,进行连接；第2个双态移位寄存器中的第0个D触发器和第1个后端模二加法器^各引出一条输出线，这两条输出线分别与第2个后端模二加法器5:2连接，依次类推，当附为偶数本文档来自技高网...

【技术保护点】
一种基于准循环移位低密度校验码的校验位生成器，包括：　预编码比特存储单元，用于存储预编码比特数据，它设有一个状态选择端口、一个预编码比特输入端口和一个数据输出端口；　校验位生成单元，用于产生低密度校验码的校验比特，它设有一个数据 输入端口和一个校验比特输出端口；　该预编码比特存储单元的输出数据传输到校验位生成单元的数据输入端口。

【技术特征摘要】
1.一种基于准循环移位低密度校验码的校验位生成器，包括预编码比特存储单元，用于存储预编码比特数据，它设有一个状态选择端口、一个预编码比特输入端口和一个数据输出端口；校验位生成单元，用于产生低密度校验码的校验比特，它设有一个数据输入端口和一个校验比特输出端口；该预编码比特存储单元的输出数据传输到校验位生成单元的数据输入端口。2. 根据权利要求1所述的校验位生成器，其特征在于所述的预编码 比特存储单元由一个前端模二加法器2'和/W+l个长度为Z的并联双态移位 寄存器连接组成，该前端模二加法器S'设有一个输出端口和W个输入端 口，每个双态移位寄存器设有一个状态选择输入端口、 一个预编码比特输 入端口和一个数据输出端口， m>l， Z>1。3. 根据权利要求2所述的校验位生成器，其特征在于所述的每个双 态移位寄存器由一个二选一选择器和z个D触发器依次连接构成，第0个双态移位寄存器中的二选一选择器的第一数据输入端口 (1)与前端模二加法器S'的数据输出端口相连，第l个双态移位寄存器至第m个双态移位 寄存器中的二选一选择器的第一数据输入端口 (1)与前端模二加法器i:' 中相对应的数据输入端口相连，每个二选一选择器的第二数据输入端口 (2)与其对应的双态移位寄存器中的第0个D触发器相连，每个二选一 选择器的输出端口与其对应的双态移位寄存器中的第z-l个D触发器相连，Z>lo4. 根据权利要求1所述的校验位生成器，其特征在于所述的校验位 生成单元由m-l个后端模二.加法器2组成，每个后端模二加法器S设有一 个校验比特输出端口和n个数据输入端口， n的取值与低密度校验码的校 验矩阵中对应行的第壯l列至第A+附列的非负值个数相等，A>1，附>1。5. 根据权利要求1所述的校验位生成器，其特征在于所述的校验比特 输出端由第0个双态移位寄存器中的第0个D触发器输出的校验比特和 m -1个后端模二加法器2输出的校验比特构成。6.根据权利要求1所述的校验位生成器，其特征在于所述的预编码 比特存储单元的输出数据传输到校验位生成单元的数据输入端口，是根据 校验矩阵中第^ + 1列至第^ + / 列的非负值的大小和位置，将m + l个双态 移位...

【专利技术属性】
技术研发人员：李颖，郭旭东，马卓，孙岳，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[中国|西安]