本文揭示一种记忆体阵列、其系统及其操作方法。在一态样中，记忆体系统包括：第一组记忆体单元，其包括第一串记忆体单元及第二串记忆体单元；及第一开关，其包括第一电极及第二电极，第一电极连接至第一串记忆体单元的多个第一电极及第二串记忆体单元的多个第一电极，第二电极连接至第一全域位元线，其中第一串记忆体单元的栅电极连接至第一字线，第二串记忆体单元的栅电极连接至第二字线。单元的栅电极连接至第二字线。单元的栅电极连接至第二字线。
【技术实现步骤摘要】
记忆体阵列、其系统及其操作方法
[0001]本揭露大体上是关于高密度记忆体元件、其系统及其操作方法，且更特定而言，是关于其中安排多个记忆体单元平面来提供三维阵列(包括分隔字线及/或开关以降低位元线电容)的记忆体元件、其系统及其操作方法。
技术介绍
[0002]计算机、可携式装置、智能手机、物联网装置等电子装置的发展促使对于记忆体元件的需求增加。大体而言，记忆体元件可为挥发性元件及非挥发性元件。挥发性记忆体元件可在提供电力时储存数据，但一旦切断电力则可能丢失所储存的数据。不同于挥发性记忆体元件，非挥发性记忆体元件即使在切断电力之后亦能保留数据，但速率比挥发性记忆体元件慢。
技术实现思路
[0003]本揭露的一些实施方式提供一种记忆体阵列，其包含第一组记忆体单元及第一开关。第一组记忆体单元包括第一串记忆体单元及第二串记忆体单元，其各自在记忆体阵列的多个层上延伸，每一层包括：第一串记忆体单元的记忆体单元，其具有耦接至与层关联的第一字线的栅电极；第二组记忆体单元的记忆体单元，其具有耦接至与层关联的第二字线的栅电极。第一开关包括第一电极连接至第一串记忆体单元的多个第一电极及第二串记忆体单元的多个第一电极，及第二电极连接至第一全域位元线。
[0004]本揭露的一些实施方式提供一种记忆体系统，其包含记忆体阵列以及控制器连接至记忆体阵列。记忆体阵列包括第一组记忆体单元以及第一开关，第一组记忆体单元包括：第一串记忆体单元，具有耦接至第一字线的多个栅电极；及第二串记忆体单元，具有耦接至第二字线的多个栅电极。控制器将切换第一开关，将第一全域位元线电耦接至第一串记忆体单元的多个第一电极及第二串记忆体单元的多个第一电极。控制器将回应于切换第一开关而使用第一字线配置第一串记忆体单元。
[0005]本揭露的一些实施方式提供操作记忆体阵列的方法，其包含：在第一时间周期内将第一组记忆体单元的多个第一电极耦接至第一全域位元线；在第一时间周期内将第一组记忆体单元的多个第二电极耦接至第一全域选择线，其中第一组记忆体单元包括第一串记忆体单元及第二串记忆体单元；在第一时间周期内将第二组记忆体单元的多个第一电极与第一全域选择线去耦；在第一时间周期内将第二组记忆体单元的多个第二电极与第一全域位元线去耦；及在第一时间周期内，在不存取记忆体单元的第一子集的第二串记忆体单元的栅电极的情况下，存取记忆体单元的第一子集的第一串记忆体单元的栅电极。
附图说明
[0006]下文参考以下图形或图示详细地描述本解决方案的各个例示性实施例。仅出于图示的目的提供图示，且图示仅描绘本解决方案的例示性实施例，以便于读者理解本解决方
案。因此，图示不应限制本解决方案的广度、范畴或适用性。应指出，出于清晰及易于图示的目的，这些图示未按比例绘制。
[0007]图1为根据本揭露的实施例的记忆体系统的图；
[0008]图2为展示根据本揭露的实施例的三维记忆体阵列的图；
[0009]图3A为展示根据一实施例的三维记忆体阵列210的一部分的图，三维记忆体阵列210包括布置于底侧上的开关SS、SB及用于降低电容负载的分割字线；
[0010]图3B为展示根据一实施例的三维记忆体阵列210的一部分的图，三维记忆体阵列210包括布置于顶侧上的开关SS、SB及用于降低电容负载的分割字线；
[0011]图4A为展示根据一实施例的三维记忆体阵列210的一部分的图，三维记忆体阵列210包括布置于底侧上的开关SS、SB，分割字线及用于降低电容负载的合并开关SB、SS；
[0012]图4B为展示根据一实施例的三维记忆体阵列210的部分的图，三维记忆体阵列210包括布置于顶侧上的开关SS、SB，分割字线及用于降低电容负载的合并开关SB、SS；
[0013]图5为展示根据本揭露的实施例的驱动器的图，驱动器驱动一或多个记忆体；
[0014]图6为展示根据本揭露的实施例的脉冲的图，脉冲施加至记忆体阵列的开关；
[0015]图7为展示根据本揭露的实施例的由开关导致电容负载降低的效应的图；
[0016]图8A为展示根据一实施例的记忆体阵列的例示性实施的图，记忆体阵列包括GSL/GBL连接及单侧开关SS、SB；
[0017]图8B为展示根据一实施例的记忆体阵列的例示性实施的图，记忆体阵列具有GSL/GBL连接及单侧开关SS、SB；
[0018]图8C至图8D为展示根据一些实施例的记忆体阵列的例示性实施的图；
[0019]图8E为展示根据一实施例的记忆体阵列的例示性实施的图，记忆体阵列具有GSL/GBL连接及位于记忆体阵列的顶侧上的单侧开关SS、SB；
[0020]图8F至图8G为展示根据一些实施例的记忆体阵列的例示性实施的图，对于不同应用，记忆体阵列具有与位元单元大小相关的不同大小的开关SB、SS；
[0021]图8H为展示HP应用、LP应用及HV应用的例示性实施例的表；
[0022]图8I为展示根据一实施例的记忆体阵列的例示性实施的图，记忆体阵列具有GSL/GBL连接及位于记忆体阵列的顶侧上的单侧开关SS、SB；
[0023]图8J至图8K为展示根据一实施例的记忆体阵列的例示性实施的图，记忆体阵列具有GSL/GBL连接及合并选择闸；
[0024]图8L为从四个不同的视角展示根据一实施例的记忆体阵列的例示性实施的图；
[0025]图9为展示根据一些实施例的用于存取及/或操作记忆体单元及/或记忆体阵列的方法的流程图；
[0026]图10为根据本揭露的一些实施例的计算系统1000的例示性方块图。
[0027]【符号说明】
[0028]100:记忆体系统
[0029]105:记忆体控制器
[0030]110:时序控制器
[0031]112:位元线控制器
[0032]114:栅极线控制器
[0033]120:记忆体阵列
[0034]125:记忆体单元
[0035]210:记忆体阵列
[0036]210A:记忆体阵列
[0037]210N:记忆体阵列
[0038]210N
‑
1:记忆体阵列
[0039]310:子集
[0040]310[00]:子集
[0041]310[01]:子集
[0042]310[02]:子集
[0043]310[03]:子集
[0044]310[10]:子集
[0045]310[13]:子集
[0046]500:图
[0047]600:时序图
[0048]610:高电压
[0049]620:高电压
[0050]630:低电压
[0051]640:低电压
[0052]700:图
[0053]710:情况
[0054]720:情况
[0055]800A:记忆体阵列
[0056]800B:记忆体本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种记忆体阵列，其特征在于，包含：一第一组记忆体单元，其包括：一第一串记忆体单元及一第二串记忆体单元，其各自在该记忆体阵列的多个层上延伸，每一层包括：该第一串记忆体单元的一记忆体单元，其具有耦接至与该层关联的一第一字线的一栅电极；该第二组记忆体单元的一记忆体单元，其具有耦接至与该层关联的一第二字线的一栅电极；及一第一开关，其包括：一第一电极，其连接至该第一串记忆体单元的多个第一电极及该第二串记忆体单元的多个第一电极，及一第二电极，其连接至一第一全域位元线。2.根据权利要求1所述的记忆体阵列，其特征在于，进一步包含：一第二开关，其包括：一第一电极，其连接至该第一串记忆体单元的多个第二电极及该第二串记忆体单元的多个第二电极，及一第二电极，其连接至一第一全域选择线。3.根据权利要求2所述的记忆体阵列，其特征在于，进一步包含：一第二组记忆体单元，其包括一第三串记忆体单元及一第四串记忆体单元；及一第三开关，其包括：一第一电极，其连接至该第三串记忆体单元的多个第一电极及该第四串记忆体单元的多个第一电极，及一第二电极，其连接至该第一全域位元线，其中该第三串记忆体单元的多个栅电极连接至一第三字线，该第四串记忆体单元的多个栅电极连接至一第四字线。4.根据权利要求2所述的记忆体阵列，其特征在于，该第一开关的一栅电极及该第二开关的一栅电极连接至一相同的开关控制线。5.根据权利要求1所述的记忆体阵列，其特征在于，该第一组记忆体单元及该第一开关对应于匹配类型的晶体管，其中该些类型的晶体管包括N型金属氧化物半导体场效晶体管或P型金属氧化物半导体场效晶体管。6.一种记忆体系统，其特征在于，包含：一记忆体阵列，其包括：一第一组记忆体单元，其包括：一第一串记忆体单元，具有耦接至一第一字...
【专利技术属性】
技术研发人员：王圣祯，林孟汉，黄家恩，刘逸青，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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