半导体器件和包含它的半导体封装以及半导体器件的制造方法技术

一种半导体器件(1)，其包括：硅衬底(2)；配置在硅衬底(2)上且由氧化镓类半导体层构成的漂移层(4)；和插设在硅衬底(2)与漂移层(4)之间的缓冲层(3)。缓冲层(3)例如为氮化铝(AlN)。缓冲层(3)例如为氧化镓(Ga2O3)。)。)。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件和包含它的半导体封装以及半导体器件的制造方法


[0001]本专利技术涉及肖特基势垒二极管(Schottky Barrier Diode)等的半导体器件和包含它的半导体封装以及该半导体器件的制造方法。

技术介绍

[0002]专利文献1中公开了使用氧化镓(Ga2O3)的肖特基势垒二极管。专利文献1中记载的肖特基势垒二极管包括：由氧化镓构成的半导体衬底；形成在半导体衬底上的由氧化镓构成的漂移层：与漂移层进行肖特基接触的阳极电极；和与半导体衬底进行欧姆接触的阴极电极。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2019
‑
179815号公报。

技术实现思路

[0006]专利技术要解决的问题
[0007]专利文献1中记载的肖特基势垒二极管，由于作为半导体衬底使用了比较高价的氧化镓衬底，因此存在成本变高的问题。
[0008]本专利技术的目的在于，提供一种作为漂移层具有氧化镓类半导体并且能够降低成本的半导体器件和包含它的半导体封装以及该半导体器件的制造方法。
[0009]用于解决问题的技术手段
[0010]本专利技术的一个实施方式提供一种半导体器件，其包括：硅衬底；配置在所述硅衬底上且由氧化镓类半导体层构成的漂移层；和插设在所述硅衬底与所述漂移层之间的缓冲层。
[0011]在该结构中，作为衬底能够使用硅衬底，因此能够降低成本。
[0012]在本专利技术的一个实施方式中，所述缓冲层至少具有面内3次对称的结晶构造。
[0013]在本专利技术的一个实施方式中，所述氧化镓类半导体层由(In
x1
Ga1‑
x1
)2O3(0≤x1＜1)层或者(Al
x2
Ga1‑
x2
)2O3(0≤x2＜1)层构成。
[0014]在本专利技术的一个实施方式中，所述缓冲层形成在所述硅衬底的(111)面上。
[0015]在本专利技术的一个实施方式中，所述缓冲层由以(0001)面为主面的六方晶系材料构成。
[0016]在本专利技术的一个实施方式中，所述缓冲层由AlN层构成。
[0017]在本专利技术的一个实施方式中，所述缓冲层由以(111)面为主面的立方晶系材料构成。
[0018]在本专利技术的一个实施方式中，所述缓冲层由AlAs层构成。
[0019]在本专利技术的一个实施方式中，所述漂移层由掺杂有n型杂质的Ga2O3层构成。
[0020]在本专利技术的一个实施方式中，所述n型杂质为硅或者锡。
[0021]在本专利技术的一个实施方式中，所述漂移层由无掺杂的Ga2O3层构成。
[0022]在本专利技术的一个实施方式中，所述漂移层由形成在所述缓冲层上的第一层和形成在所述第一层上的第二层构成，所述第一层由掺杂有n型杂质的氧化镓类半导体层构成，所述第二层由无掺杂的氧化镓类半导体层构成。
[0023]在本专利技术的一个实施方式中，所述第一层由掺杂有n型杂质的Ga2O3层构成，所述第二层由无掺杂的Ga2O3层构成。
[0024]在本专利技术的一个实施方式中，所述n型杂质为硅或者锡，所述n型杂质的浓度为1
×
10
18
cm
‑3以上且1
×
10
20
cm
‑3以下。
[0025]在本专利技术的一个实施方式中，还包括：沟道，其通过从所述硅衬底的背面向所述漂移层的背面下挖而形成，并且贯通所述硅衬底和所述缓冲层且达到所述漂移层的背面；形成在所述沟道的内面且与所述漂移层的背面进行欧姆接触的欧姆金属层；和与所述漂移层的表面进行肖特基接触的肖特基金属层。
[0026]在本专利技术的一个实施方式中，还包括：沟道，其通过从所述硅衬底的背面向所述衬底的正面下挖而形成于所述硅衬底形成于所述硅衬底；形成在所述沟道的内面，且与所述缓冲层进行欧姆接触的欧姆金属层；和与所述漂移层的表面进行肖特基接触的肖特基金属层。
[0027]在本专利技术的一个实施方式中，还包括：层叠在所述肖特基金属层的第一电极金属层；和以与所述欧姆金属层接触的方式形成在所述沟道内的第二电极金属层。
[0028]在本专利技术的一个实施方式中，所述第二电极金属层包括从所述沟道的开口端沿着所述硅衬底的背面被引出，覆盖所述衬底的背面的整个区域的引出部。
[0029]本专利技术的一个实施方式提供一种半导体封装，其包括：所述的半导体器件；经由键合导线与所述半导体器件的所述第一电极金属层电连接的第一端子；键合有所述半导体器件，且与所述第二电极金属层电连接的第二端子；和密封所述半导体器件、所述第一端子和所述第二端子的密封树脂。
[0030]在该结构中，作为半导体器件的衬底能够使用硅衬底，因此能够得到能够降低成本的半导体封装。
[0031]本专利技术的一个实施方式提供一种半导体器件的制造方法，其包括：在硅衬底的正面形成缓冲层的工序；在所述缓冲层的正面形成由氧化镓类半导体层构成的漂移层的工序；形成与所述漂移层的正面进行肖特基接触的肖特基金属层的工序；通过从所述硅衬底的背面向所述漂移层的背面下挖，形成贯通所述硅衬底和所述缓冲的层叠体且达到所述漂移层的背面的沟道的工序；和在所述沟道的内面和所述硅衬底的背面形成与所述漂移层的背面进行欧姆接触的欧姆金属层的工序。
[0032]在该方法中，能够制造能够降低成本的半导体器件。
[0033]本专利技术的一个实施方式提供一种半导体器件的制造方法，其包括：在硅衬底的正面形成缓冲层的工序；在所述缓冲层的正面形成由氧化镓类半导体层构成的漂移层的工序；形成与所述漂移层的正面进行肖特基接触的肖特基金属层的工序；通过从所述硅衬底的背面向所述硅衬底的正面下挖而在所述硅衬底形成沟道的工序；和在所述沟道的内面和所述硅衬底的背面形成与所述缓冲层进行欧姆接触的欧姆金属层的工序。
[0034]在该方法中，能够制造能够降低成本的半导体器件。
[0035]本专利技术的上述的或者进一步其他的目的、特征和效果，通过参照附图在以下所述的实施方式的说明能够更加明确。
附图说明
[0036]图1是本专利技术的一个实施方式的半导体封装的概略结构图。
[0037]图2是用于说明本专利技术的第一实施方式的半导体器件的结构的图解性的平面图。
[0038]图3是沿着图2的III
‑
III线的图解性的截面图。
[0039]图4A是表示图1和图2中所示的半导体器件的制造工序的一部分的截面图，是与图3的剖切截面对应的截面图。
[0040]图4B是表示图4A的下一个工序的截面图。
[0041]图4C是表示图4B的下一个工序的截面图。
[0042]图4D是表示图4C的下一个工序的截面图。
[0043]图4E是表示图4D的下一个工序的截面图。
[0044]图4F是表示图4E的下一个工序的截面图。
[0045]图4G是表示图4F本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，其特征在于，包括：硅衬底；配置在所述硅衬底上且由氧化镓类半导体层构成的漂移层；和插设在所述硅衬底与所述漂移层之间的缓冲层。2.如权利要求1所述的半导体器件，其特征在于：所述缓冲层至少具有面内3次对称的结晶构造。3.如权利要求1或2所述的半导体器件，其特征在于：所述氧化镓类半导体层由(In
x1
Ga1‑
x1
)2O3层或者(Al
x2
Ga1‑
x2
)2O3层构成，其中，0≤x1＜1，0≤x2＜1。4.如权利要求1～3中任一项所述的半导体器件，其特征在于：所述缓冲层形成在所述硅衬底的(111)面上。5.如权利要求1～4中任一项所述的半导体器件，其特征在于：所述缓冲层由以(0001)面为主面的六方晶系材料构成。6.如权利要求5所述的半导体器件，其特征在于：所述缓冲层由AlN层构成。7.如权利要求1～4中任一项所述的半导体器件，其特征在于：所述缓冲层由以(111)面为主面的立方晶系材料构成。8.如权利要求7所述的半导体器件，其特征在于：所述缓冲层由AlAs层构成。9.如权利要求1～8中任一项所述的半导体器件，其特征在于：所述漂移层由掺杂有n型杂质的Ga2O3层构成。10.如权利要求9所述的半导体器件，其特征在于：所述n型杂质为硅或者锡。11.如权利要求1～8中任一项所述的半导体器件，其特征在于：所述漂移层由无掺杂的Ga2O3层构成。12.如权利要求1～8中任一项所述的半导体器件，其特征在于：所述漂移层由形成在所述缓冲层上的第一层和形成在所述第一层上的第二层构成，所述第一层由掺杂有n型杂质的氧化镓类半导体层构成，所述第二层由无掺杂的氧化镓类半导体层构成。13.如权利要求12所述的半导体器件，其特征在于：所述第一层由掺杂有n型杂质的Ga2O3层构成，所述第二层由无掺杂的Ga2O3层构成。14.如权利要求12或13所述的半导体器件，其特征在于：所述n型杂质为硅或者锡，所述n型杂质的浓度为1
×
10
18
cm
‑3以上且1
×
10
20
cm
‑3以下。15.如权利要求1～14...

【专利技术属性】
技术研发人员：佐川启，
申请(专利权)人：罗姆股份有限公司，
类型：发明
国别省市：