半导体结构及其制造方法、集成电路及其制造方法技术

公开了一种半导体结构及其制造方法、集成电路及其制造方法，半导体结构包括：衬底，衬底具有第一掺杂类型；位于衬底上的外延层，外延层具有第二掺杂类型，第一掺杂类型和第二掺杂类型相反；位于外延层中的基区、发射区以及集电区，其中，基区和集电区彼此隔离，发射区与基区接触且与集电区隔离，基区具有第一掺杂类型，发射区和集电区具有第二掺杂类型；位于外延层上的第一隔离结构和第二隔离结构，第一隔离结构将基区和集电区隔离，第二隔离结构将发射区的侧边与基区隔离。本申请中第二隔离结构将发射区的侧边与基区隔离，可以降低发射区与基区之间的寄生电容，提高半导体结构的特征频率。率。率。

【技术实现步骤摘要】
半导体结构及其制造方法、集成电路及其制造方法


[0001]本专利技术属于半导体器件
，更具体地，涉及一种半导体结构 及其制造方法、集成电路及其制造方法。

技术介绍

[0002]高频三极管区别于普通三极管的特征主要是其晶体管特征尺寸小、 击穿电压低、特征频率极高，制作工艺难度大。其一般应用在VHF(甚 高频)无线通信、UHF(特高频)无线通信、CATV(有线电视)、无线 遥控、射频模块等高频宽带低噪声放大器上，这些使用场合大都用在低 电压、小信号、小电流、低噪声条件下。
[0003]为达到最高的特征频率，必须尽可能降低三极管的寄生电容，尽可 能将其发射区及基区结深做浅。传统的高频三极管通常采用多晶发射极 工艺，减小发射极结深，提升频率。
[0004]现有技术中的高频三极管在本征基区内形成发射区，该发射区的底 部和侧壁与本征基区接触，但远离非本征基区。然而，高频三极管在发 射区下的垫氧化层为低压化学气相沉积氧化层(LPTEOS)或者等离子体 增强化学气相沉积氧化层(PETEOS)，发射结存在一个侧边的EB(发射极 /基极)PN结，导致侧边EB结的寄生电容较大，影响高频三极管的特征 频率Ft。另外，非本征基区和发射区的形成过程采用非自对准工艺导致 基区电阻偏大，进一步地影响高频三极管的特征频率Ft。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体结构及其制造方法、集成电路及 其制造方法，降低半导体结构的侧边EB结的寄生电容，提高半导体结 构的特征频率。
[0006]根据本专利技术提供的一种半导体结构，其中，包括：衬底，所述衬底 具有第一掺杂类型；位于衬底上的外延层，所述外延层具有第二掺杂类 型，所述第一掺杂类型和所述第二掺杂类型相反；位于所述外延层中的 基区、发射区以及集电区，其中，所述基区和所述集电区彼此隔离，所 述发射区与所述基区接触且与所述集电区隔离，所述基区具有第一掺杂 类型，所述发射区和所述集电区具有第二掺杂类型；位于所述外延层上 的第一隔离结构和第二隔离结构，所述第一隔离结构将所述基区和所述 集电区隔离，第二隔离结构将发射区的侧边与所述基区隔离。
[0007]优选地，所述第一隔离结构和第二隔离结构为场氧化层或者浅沟槽 结构。
[0008]优选地，所述基区包括本征基区和非本征基区，所述非本征基区的 掺杂浓度比所述本征基区的掺杂浓度高。
[0009]优选地，所述非本征基区位于所述本征基区的一侧并与所述本征基 区接触，所述本征基区围绕所述发射区并与所述发射区接触。
[0010]优选地，所述集电区位于所述本征基区远离所述非本征基区的一侧。
[0011]优选地，所述半导体结构还包括：埋层，位于所述衬底和所述外延 层之间，所述埋
层具有第二掺杂类型。
[0012]优选地，所述集电区包括：第一注入区，位于所述外延层的表面； 第二注入区，位于所述第一注入区和所述埋层之间，所述第二注入区与 所述埋层接触以将所述第一注入区和所述埋层连接；其中，所述第一注 入区和所述第二注入区具有第二掺杂类型，所述第二注入区的掺杂浓度 小于所述第一注入区的掺杂浓度。
[0013]优选地，所述半导体结构还包括：发射极多晶硅，位于所述发射区 上方。
[0014]优选地，所述第一隔离结构为场氧化层时，所述第一隔离结构的厚 度为
[0015]优选地，所述第二隔离结构为场氧化层时，所述第二隔离结构的厚 度为
[0016]优选地，所述半导体结构，还包括：位于外延层、第一隔离结构、 第二隔离结构上的层间介质层；贯穿所述层间介质层的第一接触孔、第 二接触孔以及第三接触孔；位于所述层间介质层上的基极、发射极以及 集电极；其中，基极通过第一接触孔与基区接触，发射极通过第二接触 孔与发射区接触，集电极通过第三接触孔与集电区接触。
[0017]优选地，所述半导体结构，其中，还包括：第三隔离结构，所述第 三隔离结构贯穿所述外延层并延伸至衬底中；其中，部分第一隔离结构 位于所述第三隔离结构上方。
[0018]优选地，所述第一掺杂类型为P型，第二掺杂类型为N型。
[0019]优选地，所述半导体结构为高频三极管。
[0020]根据本专利技术的第二方面，提供一种集成电路，包括至少一个上述所 述的半导体结构。
[0021]优选地，所述集成电路为BICMOS电路或者BCD电路。
[0022]根据本专利技术的第三方面，提供一种半导体结构的制造方法，包括： 在衬底上形成外延层，所述衬底具有第一掺杂类型，所述外延层具有第 二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；在外延层上 形成第一隔离结构；在外延层中形成基区以及在外延层上形成第二隔离 结构；在外延层中形成集电区以及发射区，其中，所述第一隔离结构将 所述基区和所述集电区彼此隔离，所述发射区与所述基区接触且与所述 集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具 有第二掺杂类型；其中，所述第二隔离结构将所述发射区的侧边与所述 基区隔离。
[0023]优选地，所述第一隔离结构和第二隔离结构为场氧化层或浅沟槽结 构。
[0024]优选地，形成第一隔离结构的步骤包括：在所述外延层上形成垫层 氧化层以及第一氮化硅层；刻蚀所述第一氮化硅层形成第一隔离区域； 在所述第一隔离区域进行硅局部氧化形成第一隔离结构；去除第一氮化 硅层，并对所述垫层氧化层进行牺牲氧化。
[0025]优选地，形成所述第二隔离结构的步骤包括：在所述垫层氧化层上 形成第二氮化硅层；对所述第二氮化硅层刻蚀形成第二隔离区域；在第 二隔离区域进行硅局部氧化形成第二隔离结构；去除所述第二氮化硅层。
[0026]优选地，形成第一隔离结构的步骤包括：在所述外延层中形成第一 浅沟槽；在所述第一浅沟槽中填充氧化层形成第一隔离结构。
[0027]优选地，在外延层中形成基区包括：在所述外延层上形成光刻胶， 并对光刻胶进行曝光显影形成基区窗口；在所述基区窗口进行第一导电 类型的离子注入形成本征基区，
并去除光刻胶。
[0028]优选地，形成所述第二隔离结构的步骤包括：在所述外延层中形成 第二浅沟槽；在所述第二浅沟槽中填充氧化层形成第二隔离结构。
[0029]优选地，形成基区还包括：在所述本征基区的一侧进行离子注入形 成非本征基区；其中，所述非本征基区的掺杂浓度比所述本征基区的掺 杂浓度高；所述非本征基区位于所述本征基区的一侧并与所述本征基区 接触，所述本征基区围绕所述发射区并与所述发射区接触。
[0030]优选地，所述集电区位于所述本征基区远离所述非本征基区的一侧。
[0031]优选地，在形成外延层之前还包括：在衬底上形成埋层，所述埋层 具有第二掺杂类型，所述外延层位于所述衬底和所述埋层上。
[0032]优选地，形成所述集电区包括：在所述外延层上形成光刻胶，并对 光刻胶进行曝光显影形成集电区窗口；在所述集电区窗口进行离子注入 形成第一注入区，所述第一注入区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底具有第一掺杂类型；位于衬底上的外延层，所述外延层具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；位于所述外延层中的基区、发射区以及集电区，其中，所述基区和所述集电区彼此隔离，所述发射区与所述基区接触且与所述集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具有第二掺杂类型；位于所述外延层上的第一隔离结构和第二隔离结构，所述第一隔离结构将所述基区和所述集电区隔离，第二隔离结构将发射区的侧边与所述基区隔离。2.根据权利要求1所述的半导体结构，其特征在于，所述第一隔离结构和第二隔离结构为场氧化层或者浅沟槽结构。3.根据权利要求1所述的半导体结构，其特征在于，所述基区包括本征基区和非本征基区，所述非本征基区的掺杂浓度比所述本征基区的掺杂浓度高。4.根据权利要求3所述的半导体结构，其特征在于，所述非本征基区位于所述本征基区的一侧并与所述本征基区接触，所述本征基区围绕所述发射区并与所述发射区接触。5.根据权利要求3所述的半导体结构，其特征在于，所述集电区位于所述本征基区远离所述非本征基区的一侧。6.根据权利要求1所述的半导体结构，其特征在于，还包括：埋层，位于所述衬底和所述外延层之间，所述埋层具有第二掺杂类型。7.根据权利要求6所述的半导体结构，其特征在于，所述集电区包括：第一注入区，位于所述外延层的表面；第二注入区，位于所述第一注入区和所述埋层之间，所述第二注入区与所述埋层接触以将所述第一注入区和所述埋层连接；其中，所述第一注入区和所述第二注入区具有第二掺杂类型，所述第二注入区的掺杂浓度小于所述第一注入区的掺杂浓度。8.根据权利要求1所述的半导体结构，其特征在于，还包括：发射极多晶硅，位于所述发射区上方。9.根据权利要求2所述的半导体结构，其特征在于，所述第一隔离结构为场氧化层时，所述第一隔离结构的厚度为10.根据权利要求2所述的半导体结构，其特征在于，所述第二隔离结构为场氧化层时，所述第二隔离结构的厚度为11.根据权利要求1所述的半导体结构，其特征在于，还包括：位于外延层、第一隔离结构、第二隔离结构上的层间介质层；贯穿所述层间介质层的第一接触孔、第二接触孔以及第三接触孔；位于所述层间介质层上的基极、发射极以及集电极；其中，基极通过第一接触孔与基区接触，发射极通过第二接触孔与发射区接触，集电极通过第三接触孔与集电区接触。12.根据权利要求1所述的半导体结构，其中，还包括：第三隔离结构，所述第三隔离结构贯穿所述外延层并延伸至衬底中；
其中，部分第一隔离结构位于所述第三隔离结构上方。13.根据权利要求1所述的半导体结构，其中，所述第一掺杂类型为P型，第二掺杂类型为N型。14.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为高频三极管。15.一种集成电路，其特征在于，包括至少一个如权利要求1
‑
14中任一项所述的半导体结构。16.根据权利要求15所述的集成电路，其特征在于，所述集成电路为BICMOS电路或者BCD电路。17.一种半导体结构的制造方法，其特征在于，包括：在衬底上形成外延层，所述衬底具有第一掺杂类型，所述外延层具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；在外延层上形成第一隔离结构；在外延层中形成基区以及在外延层上形成第二隔离结构；在外延层中形成集电区以及发射区，其中，所述第一隔离结构将所述基区和所述集电区彼此隔离，所述发射区与所述基区接触且与所述集电区隔离，所述基区具有第一掺杂类型，所述发射区和所述集电区具有第二掺杂类型；其中，所述第二隔离结构将所述发射区的侧边与所述基区隔离。18.根据权利要求17所述的制造方法，其特征在于，所述第一隔离结构和第二隔离结构为场氧化层或浅沟槽结构。19.根据权利要求18所述的制造方法，其特征在于，形成第一隔离结构的步骤包括：在所述外延层上形成垫层氧化层以及第一氮化硅层；刻蚀所述第一氮化硅层形成第一隔离区域；在所述第一隔离区域进行硅局部氧化形成第一隔离结构；去除第一氮化硅层，...

【专利技术属性】
技术研发人员：孙样慧，陈洪雷，吴晶，田浩洋，方长城，
申请(专利权)人：杭州士兰集成电路有限公司，
类型：发明
国别省市：