基于运放的迟滞比较器和芯片制造技术

本申请提供一种基于运放的迟滞比较器和芯片。迟滞比较器用于比较第一电压和第二电压。迟滞比较器包括：输入级和放大级。输入级包括：基于所述第一电压产生第一电流的第一输入支路和基于所述第二电压产生第二电流的第二输入支路。第一输入支路包括N个连接的子输入支路，或者，第二输入支路包括M个连接的子输入支路，N由第一选择信号确定，M由第二选择信号确定。第一电流和第二电流分别连接放大级的第一输入端和第二输入端。当第一电流大于第二电流时，放大级的输出端输出第一电平，当第一电流小于第二电流时，输出端输出第二电平。本申请通过改变迟滞电压的产生方式，减小了正反馈导致的不稳定性，减小了迟滞比较器的版图面积和功耗。和功耗。和功耗。

【技术实现步骤摘要】
基于运放的迟滞比较器和芯片


[0001]本专利技术涉及电子电路
，尤其涉及一种基于运放的迟滞比较器和芯片。

技术介绍

[0002]通常的比较器以模拟信号形式的输入电压和参考电压作为输入，输出高低电平的二值数字信号，可用作模拟电路和数字电路的接口电路。但是这类比较器在阈值点附近的噪声影响很大。而由于迟滞比较器引入了正反馈，其在阈值点会产生“迟滞”特性。迟滞比较器通常在阈值点附近发生迟滞，迟滞的电压范围称之为迟滞窗口。相比于通常的比较器，迟滞比较器具有很强的抗干扰能力。但是迟滞比较器也存在电路不稳定，以及版图面积过大的问题。

技术实现思路

[0003]本申请实施例涉及一种基于运放的迟滞比较器和芯片，通过改变迟滞比较器的迟滞电压产生方式，以部分或者全部解决上述技术问题。
[0004]根据本申请的第一方面，提供一种基于运放的迟滞比较器，所述迟滞比较器用于比较第一电压和第二电压，所述迟滞比较器包括：输入级、以及和所述输入级连接的放大级，所述输入级包括：第一输入支路和第二输入支路，所述第一输入支路基于所述第一电压产生第一电流，所述第二输入支路基于所述第二电压产生第二电流，所述第一输入支路包括N个连接的子输入支路，所述N由第一选择信号确定，若N为大于等于2个，所述N个子输入支路为并联连接，所述第二输入支路包括M个连接的子输入支路，所述M由第二选择信号确定，若M为大于等于2个，所述M个子输入支路为并联连接，所述M和N为正整数，所述M和N中至少一个大于等于2，所述放大级包括：第一输入端、第二输入端、输出端，所述第一电流和所述第二电流分别连接所述第一输入端和第二输入端，当所述第一电流大于所述第二电流时，所述输出端输出第一电平，当所述第一电流小于所述第二电流时，所述输出端输出第二电平，所述第一电平和所述第二电平分别为高低电平。
[0005]根据本申请的第二方面，提供一种芯片，包括上述的迟滞比较器。
[0006]本申请实施例的迟滞比较器的输入级包括：第一输入支路和第二输入支路，第一输入支路包括N个连接的子输入支路，N由第一选择信号确定，第二输入支路包括M个连接的子输入支路，M由第二选择信号确定，M和N中至少一个大于等于2，从而能够通过改变运算放大器的输入级的第一输入支路和/或第二输入支路的子输入支路的数量，从而改变了第一输入支路和/或第二输入支路的有效宽长比以提供负迟滞窗口和/或正迟滞窗口来产生迟滞电压。本申请实施例减小了正反馈导致的不稳定性，使用的晶体管的数量少，减小了迟滞比较器的版图面积和功耗。
附图说明
[0007]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现
有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0008]图1是相关技术的一种迟滞比较器的示意性电路图。
[0009]图2是相关技术的另一种迟滞比较器的示意性电路图。
[0010]图3是运算放大器的典型电路图。
[0011]图4是本申请实施例的迟滞比较器的示意性框图。
[0012]图5示出了本申请实施例的迟滞比较器的一种输出特性。
[0013]图6示出了本申请实施例的迟滞比较器的另一种输出特性。
[0014]图7示出了本申请实施例的迟滞比较器的又一种输出特性。
[0015]图8示出了本申请实施例的一种迟滞比较器的电路图。
[0016]图9示出了第一选择信号和第二选择信号的产生电路。
[0017]图10示出了开关的一种实现方式。
[0018]图11示出了图8所示的迟滞比较器的波形图。
[0019]图12示出了本申请实施例的另一种迟滞比较器的电路图。
[0020]图13示出了本申请实施例的另一种迟滞比较器的电路图。
[0021]图14示出了本申请实施例的另一种迟滞比较器的电路图。
[0022]图15示出了本申请实施例的另一种迟滞比较器的电路图。
[0023]图16示出了本申请实施例的芯片的示意性框图。
具体实施方式
[0024]为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0025]图1示出相关技术的一种迟滞比较器。该迟滞比较器包括晶体管M0～M9和电流源IBIAS。当输入电压VIN大于参考电压Vref时，电流源IBIAS提供的偏置电流大部分从晶体管M0流过，流过晶体管M1的电流只是极少的一部分，甚至没有，此时输出信号VOUT为低电平。当VIN从大到小变化时，流过晶体管M1和M3的电流逐渐增加，当流过晶体管M1、M3的电流与流过晶体管M0、M2的电流相等时，输出信号VOUT电平发生翻转。图1所示的迟滞比较器利用晶体管M2和M3产生正反馈实现迟滞。为了保证电路的稳定性，通常电路中存在负反馈，如果电路中也同时存在正反馈，则负反馈的强度必然大于正反馈的强度，此为电路设计的基本原理。因此，图1中的晶体管M2和M3所产生的正反馈在电路中引入了不稳定性因素。
[0026]图2示出相关技术的另一种迟滞比较器，通过外接电阻构成正反馈形式来实现迟滞功能的比较器。图2所示的迟滞比较器包括：比较器COMP、电阻Ra和电阻Rb。图2所示的迟滞比较器采用了运算放大器外部添加的正反馈路径。除了正反馈导致电路潜在的不稳定风险，图2的迟滞比较器占用的面积较大。
[0027]由此可见，如何更改迟滞电压产生的方式以得到良好的输出特性是本领域技术人员亟待解决的问题。本申请提出一种基于运算放大器的迟滞比较器，通过改变输入级的第
一输入支路和/或第二输入支路的子输入支路的数量，从而改变了第一输入支路和/或第二输入支路的有效宽长比以提供负迟滞窗口和/或正迟滞窗口来产生迟滞电压。本申请实施例减小了正反馈导致的不稳定性。并且，本申请实施例使用的晶体管的数量少，减小了迟滞比较器的版图面积和功耗。
[0028]图3是运算放大器（简称运放）的典型电路图。如图3所述，运算放大器包括：PMOS晶体管M10和M11、NMOS晶体管M12、M13和M14。PMOS晶体管M10和NMOS晶体管M12串联。PMOS晶体管M11和NMOS晶体管M13串联。PMOS晶体管M10和M11构成电流镜。NMOS晶体管M12和M13的源极连接NMOS晶体管M14的漏极。NMOS晶体管M14的栅极接收偏置电压VBIAS，提供偏置电流。NMOS晶体管M12的栅极接收输入电压VIN，NMOS晶体管M13的栅极接收参考电压Vref。NMOS晶体管M12和M13的宽长比相同，PMOS晶体管M10和M11的宽长比相同。NMOS晶体管M12的电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于运放的迟滞比较器，所述迟滞比较器用于比较第一电压和第二电压，所述迟滞比较器包括：输入级、以及和所述输入级连接的放大级，所述输入级包括：第一输入支路和第二输入支路，所述第一输入支路基于所述第一电压产生第一电流，所述第二输入支路基于所述第二电压产生第二电流，所述第一输入支路包括N个连接的子输入支路，所述N由第一选择信号确定，若N为大于等于2个，所述N个子输入支路为并联连接，所述第二输入支路包括M个连接的子输入支路，所述M由第二选择信号确定，若M为大于等于2个，所述M个子输入支路为并联连接，所述M和N为正整数，所述M和N中至少一个大于等于2，所述放大级包括：第一输入端、第二输入端、输出端，所述第一电流和所述第二电流分别连接所述第一输入端和第二输入端，当所述第一电流大于所述第二电流时，所述输出端输出第一电平，当所述第一电流小于所述第二电流时，所述输出端输出第二电平，所述第一电平和所述第二电平分别为高、低电平。2.根据权利要求1所述的迟滞比较器，其特征在于，若所述N为大于等于2的正整数，则所述迟滞比较器提供负迟滞窗口；若所述M为大于等于2的正整数，则所述迟滞比较器提供正迟滞窗口。3.根据权利要求2所述的迟滞比较器，其特征在于，若所述N为大于等于2的正整数，所述第一输入支路包括：第一子输入支路和第二子输入支路，所述第一子输入支路包括第一输入晶体管，所述第一输入晶体管的栅极根据所述第一选择信号选择接收所述第一电压和关断电压之一，当所述第一输入晶体管的栅极接收所述第一电压时，所述第一子输入支路与所述第二子输入支路并联，当所述第一输入晶体管的栅极接收所述关断电压，所述第一子输入支路断开与所述第二子输入支路的连接，所述第二子输入支路包括第二输入晶体管，所述第二输入晶体管的栅极接收所述第一电压；若所述N为1，所述第一输入支路包括：第二子输入支路，所述第二子输入支路包括第二输入晶体管，所述第二输入晶体管的栅极接收所述第一电压；若所述M为大于等于2的正整数，所述第二输入支路包括：第三子输入支路和第四子输入支路，所述第四子输入支路包括第四输入晶体管，所述第四输入晶体管的栅极根据所述第二选择信号选择接收所述第二电压和所述关断电压之一，当所述第四输入晶体管的栅极接收所述第二电压时，所述第四子输入支路与所述第三子输入支路并联，当所述第四输入晶体管的栅极接收所述关断电压，所述第四子输入支路断开与所述第三子输入支路的连接，所述第三子输入支路包括第三输入晶体管，所述第三输入晶体管的栅极接收所述第二电压；若所述M为1，所述第二输入支路包括：第三子输入支路，所述第三子输入支路包括第三输入晶体管，所述第三输入晶体管的栅极接收所述第二电压。4.根据权利要求3所述的迟滞比较器，其特征在于，所述第一输入晶体管的栅极通过第一开关连接所述关断电压，通过第二开关连接所述第一电压，若所述第一选择信号为高电平，所述第一开关断开，所述第二开关导通，所述第一输入晶体管的栅极接收所述第一电压，若所述第一选择信号为低电平，令所述第一开关导通，所述第二开关断开，所述第一输入晶体管的栅极接收所述关断电压；
所述第四输入晶体管的栅极通过第三开关连接所述关断电压，通过第四开关连接所述第二电压，若所述第二选择信号为高电平，所述第三开关断开，所述第四开关导通，所述第四输入晶体管的栅极接收所述第二电压，若所述第二选择信号为低电平，令所述第三开关导通，所述第四开关断开，所述第四输入晶体管的栅极接收所述关断电压。5.根据权利要求4所述的迟滞比较器，其特征在于，所述第二开关与所述第四开关采用传输门。6.根据权利要求5所述的迟滞比较器，其特征在于，所述传输门包括并联的PMOS晶体管和NMOS晶体管，所述PMOS晶...

【专利技术属性】
技术研发人员：陈雨田，易律凡，
申请(专利权)人：深圳市汇顶科技股份有限公司，
类型：发明
国别省市：