存储器时钟驱动器、存储器器件及其操作方法技术

提供了存储器时钟驱动器、存储器器件和操作存储器器件、存储器时钟驱动器的方法。存储器器件包含跨越存储器单元行的阵列彼此相对地设置的两个存储时钟驱动器。存储器时钟驱动器包含解码器，其解码对应于一个或多个存储器单元行的地址。解码器被配置为解码地址以向对应的存储器单元行提供多个字线信号。存储器器件还包括行选择电路，其接收行选择地址并激活相应的存储器单元行。存储器器件包括在局部和全局层级控制存储器单元阵列的控制电路，并且包括I/O模块以向存储器器件的不同部分发送信号并将存储器器件集成到外部器件中。号并将存储器器件集成到外部器件中。号并将存储器器件集成到外部器件中。

【技术实现步骤摘要】
存储器时钟驱动器、存储器器件及其操作方法


[0001]本专利技术的实施例涉及存储器时钟驱动器、存储器器件及其操作方法

技术介绍

[0002]存储器器件用于储存数据，通常储存在行和列的阵列中。存储器器件接收要存取的数据的地址，并且存储器器件使用该地址来激活该阵列的部分以存取所请求的数据。在一些存储器器件中，经由时钟寻址到存储器器件的行的来激活存储器器件的行。

技术实现思路

[0003]根据本申请实施例的一个方面，提供了一种存储器器件，包括：在多个行中的多个存储器单元；第一存储器时钟驱动器，设置在多个行的第一侧上，以及第二存储器时钟驱动器，设置在多个行的与第一侧相对的第二侧上，其中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以使用第一存储器时钟驱动器和第二存储器时钟驱动器激活多个行中的存储器单元行。
[0004]根据本申请实施例的另一个方面，提供了一种操作存储器器件的方法，包括以下步骤：在第一存储器时钟驱动器处解码存储器单元行的地址；通过第一存储器时钟驱动器和第二存储器时钟驱动器激活对应于地址的存储器单元行，第二存储器时钟驱动器定位在多个行中的多个存储器单元的与第一存储器时钟驱动器相对的一侧。
[0005]根据本申请实施例的又一个方面，提供了一种存储器时钟驱动器电路，存储器时钟驱动器电路耦合到存储器单元阵列，存储器时钟驱动器电路包括：第一存储器时钟驱动器，设置在存储器单元的多个行的第一侧，以及第二存储器时钟驱动器，设置在与多个行的第一侧相对的第二侧，其中，第一存储器时钟驱动器和第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以通过耦合在第一存储器时钟驱动器和第二存储器时钟驱动器之间的导电线激活多个行中的存储器单元行。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1是描绘根据一些实施例的包括多个存储器单元阵列的存储器器件的框图，每个存储器单元阵列具有彼此相对设置的两个存储器时钟驱动器。
[0008]图2是描绘根据一些实施例的具有彼此相对设置的两个存储器时钟驱动器和用于选择存储器单元行的示例性局部控制电路的存储器器件的存储器单元阵列的电路图。
[0009]图3是描绘根据一些实施例的包括多个存储器单元阵列的存储器器件的布局的框图，存储器单元阵列具有彼此相对设置的两个存储时钟驱动器以及相关联的控制器件。
[0010]图4是描绘根据一些实施例的包括多个存储器单元阵列的存储器器件的布局的框
图，存储器单元阵列具有彼此相对设置的两个存储器时钟驱动器以及与许多信号线相关联的控制器件。
[0011]图5是描绘根据一些实施例在时域中的图2的存储器单元阵列的存储器时钟信号线的两端处的信号的时序图。
[0012]图6是描绘根据一些实施例的具有彼此相对设置的两个存储器时钟驱动器以及用于选择行的电路的存储器器件的存储器单元阵列的电路图，其中两个存储时钟驱动器直接电耦合到字线时钟信号线。
[0013]图7是描绘根据一些实施例在时域中的图6的存储器单元阵列的存储器时钟信号线的两端处的信号的时序图。
[0014]图8是描绘根据一些实施例的包括用于存储器时钟驱动器实施的示例电路的图2的存储器单元阵列的电路图。
[0015]图9是描绘根据一些实施例的包括用于存储器时钟驱动器实施的示例电路的存储器单元阵列的电路图。
[0016]图10是描绘根据一些实施例的操作存储器时钟驱动器的示例方法的步骤的流程图。
具体实施方式
[0017]以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
[0018]此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
[0019]半导体存储器可以包括其中储存信息的至少一个二维存储器单元阵列。字线可以被配置为选择存储器单元阵列的行以激活单元，并且位线选择列，其存取(即，读取或写入)单元。当字线和位线被激活时，连接到字线和位线的特定存储器单元被选择。
[0020]为了激活字线，字线的电压通常设置为高电压，该高电压等于互补金属氧化物半导体(CMOS)电路中的正电源电压。将字线设置为低电压使字线去激活，该电压是与正电源电压互补的电压。虽然通常将低电压设置为接地或0V，但对于各种半导体制造技术，高电压的值可能会有所不同。例如，在深亚微米技术中，高电压可以是1.2V甚至更低，而在亚微米技术中，高电压可以是2.5V。但是对于给定的存储器芯片和给定的技术，高电压通常设计为固定值，对于CMOS存储器电路尤其如此。
[0021]存储器时钟通常用于定时激活存储器器件中的许多字线。存储器器件中字线驱动
器电路的某些实施利用单个存储器时钟驱动器来选择和驱动存储器阵列中的特定存储器单元行。这种使用单个存储器时钟驱动器的方法容易受到时序问题的影响，诸如由存储器时钟驱动器产生的信号中的时间污染延迟。当输入改变并且随着改变的输入值传播通过电路的组件或部分时，输出值的相应改变滞后于输入改变时，污染延迟在数字电路中发生。污染延迟对于高速应用尤其成问题，包括计算和存储器应用，因为如果没有及时达到事件的预期输出值，延迟可能会导致意外错误。在由单个存储器时钟驱动器驱动的存储器电路中，这可能导致在距离存储器时钟驱动器相对较远的字线之前激活或驱动存储器时钟驱动器附近的字线。这可能导致在正确的时间用正确的信息集合更新少于所有预期的存储器单元行。否则，为确保避免此类错误，电路可能需要以较低速度运行，以允许在经历污染延迟时有时间改变输出状态。在这种情况下，时间延迟成为电路安全操作的速度的限制因素。这些场景都不是存储器器件的理想场景，因为在存储器器件中准确性和速度都至关重要。
[0022]在使用单个存储器时钟驱动器实施的存储器器件的情况下，当存储器时钟驱动器改变状态以激活或去激活特定的存储器单元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括：在多个行中的多个存储器单元；第一存储器时钟驱动器，设置在所述多个行的第一侧上，以及第二存储器时钟驱动器，设置在所述多个行的与所述第一侧相对的第二侧上，其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为响应于主时钟信号传输字线时钟信号，以使用所述第一存储器时钟驱动器和所述第二存储器时钟驱动器激活所述多个行中的存储器单元行。2.根据权利要求1所述的存储器器件，其中：所述第一存储器时钟驱动器包括第一解码器；和所述第二存储器时钟驱动器包括第二解码器。3.根据权利要求1所述的存储器器件，其中，所述第一存储器时钟驱动器被配置为接收所述主时钟信号并且将所述主时钟信号传输到所述第二存储器时钟驱动器。4.根据权利要求1所述的存储器器件，其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器均被配置为同时接收所述主时钟信号。5.根据权利要求2所述的存储器器件，其中：所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为接收对应于所述多个行中的存储器单元行的地址，由所述第一解码器和所述第二解码器解码的所述地址对应于所述多个行中的所述存储器单元行，其中，所述第一存储器时钟驱动器和所述第二存储器时钟驱动器被配置为响应于主时钟信号传输所述字线时钟信号，以通过耦合在所述第一存储器时钟驱动器和所述第二存储器时钟驱动器之间的导电线激活对应于所述地址的所述多个行中的所述存储器单元行。6.根据权利要求1所述的存储器器件，还包括：行选择电路，被配置为接受行选择地址并且选择所述多个行中的对应的存储器单元行。7.根据权利要求5所述的存储器器件，还包括行选择电路，所述行选择电路被配置为接受行选择地址并且选择所述多个行中的对应的存储器单元行，所述行选择电路具有对应...

【专利技术属性】
技术研发人员：阿图尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：