SDH帧头检测及数据重排电路制造技术

ＳＤＨ帧头检测及数据重排电路主要适应于ＳＤＨ系统中集成电路芯片内部帧头检测及数据重排结构设计范围，属于ＳＤＨ宽带通信技术领域。本发明专利技术的目的是使用少量的硬件电路完成ＳＤＨ帧头检测及数据重排电路设计。本发明专利技术对用１６位并行方式表示的串行输入ＳＴＭ－１６的ＳＤＨ码流，采用事务处理流水线思想实现码流的帧头检测及数据重排，指示出帧头的当前位置，输出经过重排的１６位并行ＳＴＭ－１６的ＳＤＨ码流。通过使用该设计电路，可以简化系统电路结构、降低系统电路功耗、提高系统工作可靠性。该发明专利技术可用于解决多路高速ＳＤＨ输入码流帧头检测及数据重排的设计电路。

【技术实现步骤摘要】

【技术保护点】
ＳＤＨ帧头检测及数据重排电路，其特征在于：包括２４位数据缓冲器（ｂｕｆｆ＿ｒｅｇ）、数据重排（ｄ＿ａｒｒａｎｇｅ）、多路选择器（ｍｕｌ＿ｓｅｌ）、检测帧头１（ａｌｉｇｎ＿ｈｄ１）、检测帧头２（ａｌｉｇｎ＿ｈｄ２）和数据输出控制（ｃｔｒｌ＿ｏｕｔ），输入端口的１６位ＳＴＭ－１６的ＳＤＨ并行码流ｄａｔａ＿ｉｎ连接到２４位数据缓冲器（ｂｕｆｆ＿ｒｅｇ）的输入端，２４位数据缓冲器（ｂｕｆｆ＿ｒｅｇ）的输出数据ｗｏｒｄ＿ｓｈｉｆｔ［２３∶０］、ｗｏｒｄ＿ｓｈｉｆｔ［１５∶０］分别连接到数据重排（ｄ＿ａｒｒａｎｇｅ）和检测帧头１（ａｌｉｇｎ＿ｈｄ１）的输入端；输入端口检测信号ｓｅａｒｃｈ连接到多路选择器（ｍｕｌ＿ｓｅｌ）、检测帧头１（ａｌｉｇｎ＿ｈｄ１）和检测帧头２（ａｌｉｇｎ＿ｈｄ２）的输入端；检测帧头１（ａｌｉｇｎ＿ｈｄ１）的输出ｆｉｎｄ＿ａｌ［７∶０］连接到多路选择器（ｍｕｌ＿ｓｅｌ）和检测帧头２（ａｌｉｇｎ＿ｈｄ２）的输入端；检测帧头２（ａｌｉｇｎ＿ｈｄ２）的输出ｆｉｎｄ＿ａｌ＿ｄｌｙ２［７∶０］连接到多路选择器（ｍｕｌ＿ｓｅｌ）的输入端；多路选择器（ｍｕｌ＿ｓｅｌ）的输出ｃｒｏｓｓ＿ｂａｒ［７∶０］连接到数据重排（ｄ＿ａｒｒａｎｇｅ）的输入端；数据重排（ｄ＿ａｒｒａｎｇｅ）的输出ｄａｔａ＿ｂｕｆ［１５∶０］连接到数据输出控制（ｃｔｒｌ＿ｏｕｔ）和检测帧头２（ａｌｉｇｎ＿ｈｄ２）的输入端；检测帧头２（ａｌｉｇｎ＿ｈｄ２）的输出ｍｓｂ＿ｓｅｌ连接到数据输出控制（ｃｔｒｌ＿ｏｕｔ）的输入端；检测帧头２（ａｌｉｇｎ＿ｈｄ２）的输出ｂ＿ａ１ａ２和数据输出控制（ｃｔｒｌ＿ｏｕｔ）的输出ｄａｔａ＿ｏｕｔ分别连接到输出端口上；输入端口信号ｒｅｓｅｔ、ｅｎａｂｌｅ、ｃｌｏｃｋ是电路的共用输入信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：孟李林，蒋林，张德慧，李宥谋，曾泽沧，刘钊远，赵全良，申辉，韩俊刚，
申请(专利权)人：西安邮电学院，
类型：发明
国别省市：87[中国|西安]