本发明专利技术提供一种Ｐ抽头平行决策反馈译码器，其包含有多个状态移位寄存器。该输入数据流所使用的编码的每一状态的残留度量会移位至对应该状态的第一移位寄存器，且该第一移位寄存器有Ｍ个暂存单元。一决策电路是电连接于该多个第一移位寄存器，用来依据该多个第一移位寄存器的残留度量输出一第一残留度量。一第二移位寄存器具有Ｎ个暂存单元，且该第一残留度量将位移至该第二移位寄存器。
【技术实现步骤摘要】
本专利技术涉及一种数据传输的装置，特别涉及一种联合等化及译码一输入数据流的平行决策反馈译码器。
技术介绍
目前，使用在高速以太网络(gigabit Ethernet)传输上的IEEE 802.3ab标准(或称之为1000BASE-T)是被视为未来在局域网络应用上的潮流，其中高速以太网络意即该网络可提供每秒千兆位(Gbps)以上的带宽，它使用了简单的以太网络架构，且相较于其它类似带宽的技术，成本要来得低廉许多。而且，高速以太网络可由现在的10BASE-T或是100BASE-T的以太网络直接升级而来。为了达到高速以太网络应有的效能，高速以太网络收发器(gigabitEthernet transceiver)是连接至一多对传输通道架构(multi-pairtransmission channel architecture)，或甚至使用四对五类铜双扭线(twisted Category-5 copper wires)。在实际的应用中，千兆位级的数据传输包含有同步并行传输的信号，且每个信号是以每秒250兆位(megabit)的速率来传送数据。在高速以太网络标准当中，传输的数字数据是依据一五阶脉冲振幅调制结构(five-level pulse amplitude modulation scheme，PAM-5)来表示，且依八种状态的Trellis编码方式(8-state Trellis coding methodology)来进行编码，已编码完成的数据将经由多维并行传输通道(multi-dimensionalparallel transmission channel)传输至所指定的接收端，而编码数据将在接收端处由一多阶信号(multi-level signal)还原(或解调制)成原始的数据。在高速以太网络当中，要注意的是于一通道的四对绞线所同时接收的信号值(signal sample)是定义为一符码(symbol)，所以，解调器/译码器的架构一定需要有足够的运算复杂度(computational complexity)，以满足Trellis编码信号的”状态宽度”(state width)以及传输通道的”维深度”(dimensional depth)。然而，运算复杂度不只是高速以太网络传输装置所面临的唯一挑战，而要在很短的处理时间内处理完接连输入的信号或许才是更大的问题。例如，在千兆位传输应用当中，必须要在大约是8毫微秒(nanosecond)中，将由四对双扭线传入的每个四维信号值(four-dimensional signal sample)在一特定的符码时间窗(symbol time window)内完成译码。除了译码与解调多阶信号值(multilevel signal sample)之外，收发系统(transceiver system)也要有能力处理因为传输通道或是一远程收发器中的调制组件及脉冲产生组件所造成的符码间干扰(inter-symbolinterference，ISI)。在对Trellis码进行解调与译码的过程中，必须考虑与补偿各种方式所产生的符码间干扰，也因此会增加运算复杂度以及收发系统的系统延迟(system latency)，若收发系统无法执行一高效率且高速的信号译码以及同步补偿符码间干扰，则高速以太网络将会无法实现。根据Azadet等人于IEEE Journal of Solid-state Circuits，Vol.36，NO.3，March 2001所发表的文章“A 1-Gb/s Joint Equalizer and TrellisDecoder for 1000BASE-T Gigabit Ethernet”中，其揭露了一种14抽头的平行决策反馈译码器，其中一决策反馈单元(decision feedback unit，DFU)是使得该平行决策反馈译码器的硬件复杂度(hardware complexity)高，而为了要降低该平行决策反馈译码器的硬件复杂度，该文章中另提供了一种1抽头的平行决策反馈译码器，而在这种平行决策反馈译码器中的每一双绞线有一个决策反馈前置滤波器(decision-feedback prefiler)用来将信道内存的使用减少到一个。然而，上述解决方案因为仅仅使用一单一抽头，因而造成了平行决策反馈译码器的位错误率(bit error rate)增加，而且符码间干扰亦无法被有效地移除。
技术实现思路
因此本专利技术的主要目的之一在于提供一种有效率且高速的联合等化及译码一输入数据流的方法，以解决上述问题。本专利技术中的较佳实施例揭露了一种用来将一输入数据流联合等化及解码(joint equalizing and decoding)的方法。该方法用于P抽头平行决策反馈译码器(P-tap parallel decision-feedback decoder，PDFD)中，且该方法包含有将多个残留度量(survivor metric)移位至多个第一移位寄存器(first shift register)，其中，相对于该输入数据流所使用的编码中每一状态(state)的该残留度量将移位至对应该状态的第一移位寄存器，且该第一移位寄存器有M个暂存单元(cell)；依据该第一位移寄存器中的残留度量，选择一第一残留度量；以及将该第一残留度量移位至一第二移位寄存器，且该第二移位寄存器有N个暂存单元。本专利技术中的另一较佳实施例揭露了一种P抽头平行决策反馈译码器。该P抽头平行决策反馈译码器包含有多个第一移位寄存器，其中，对应于该输入数据流所使用的编码方式的每一状态的一残留度量，将会移位到对应该状态的第一移位寄存器，且该多个第一移位寄存器有M个暂存单元；一决策装置，电连接于该多个第一移位寄存器，用来依据该多个第一移位寄存器中的残留度量，输出一第一残留度量；以及一第二移位寄存器，该第二移位寄存器有N个暂存单元，其中该第一残留度量将移位至该第二移位寄存器。附图说明图1为本专利技术十四抽头平行决策反馈译码器的示意图。图2为图1所示的决策装置的第一实施例的功能方块示意图。图3为图1所示的决策装置的第二实施例的功能方块示意图。图4为本专利技术P抽头平行决策反馈译码器的联合等化及译码一输入数据流的流程图。附图符号说明 具体实施方式请参阅图1，图1为本专利技术14抽头平行决策反馈译码器(14-tap PDFD)200的示意图。平行决策反馈译码器200包含有四组一维分支度量单元(one-dimensional branchmetric unit，1D-BMU)，一四维分支度量单元(4D-BMU)，一加法/比较/选择单元(add-compare-select unit，ACSU)，以及一残留度量单元(survivor metric unit，SMU)，其中上述组件的构造与操作皆为业界所熟知。平行决策反馈译码器200另包含有一决策反馈单元(decisionfeedback unit，DFU)202，而决策反馈单元202是由四个集合(set)204所构成。在本实施例中，每一集合204包含有八个状态移位寄存器206，一单一移位寄存器(single shift register)208，以及一决策装置(decisi本文档来自技高网...
【技术保护点】
一种应用于一Ｐ抽头平行决策反馈译码器以共同等化及解码一输入数据流的方法，其包含有：将多个残留度量移位至多个第一移位寄存器，其中，对应于该输入数据流所使用的编码中每一状态的残留度量是移位至对应该状态的第一移位寄存器，且每一第一移位寄存 器包含有Ｍ个暂存单元，且该输入数据流所使用的编码是为一Ｔｒｅｌｌｉｓ码；依据该多个第一位移寄存器所记录的多个残留度量，选择一第一残留度量；以及将该第一残留度量移位至一第二移位寄存器，其中，该第二移位寄存器包含有Ｎ个暂存单元， 且Ｐ是等于Ｍ与Ｎ的总和。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：林后唯，郭协星，何荣峰，颜光裕，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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