一种锗化硅沟道构造方法、沟道结构及半导体器件技术

本发明专利技术通过实施例公开了一种SiGe锗化硅沟道构造方法、沟道结构及半导体器件；在SiGe沉积之前，通过离子注入工艺向PMOS区域注入氮离子，由于氮离子具有抑制Si氧化的作用，减小了边缘氧化物的生成，也抑制了“鸟嘴”结构的增大，同时增大了FDSOI的工艺窗口。同时增大了FDSOI的工艺窗口。同时增大了FDSOI的工艺窗口。

【技术实现步骤摘要】
一种锗化硅沟道构造方法、沟道结构及半导体器件


[0001]本专利技术属于微电子
，尤其涉及一种锗化硅沟道构造方法、沟道结构及半导体器件。

技术介绍

[0002]为提高P型金属氧化物半导体PMOS（Positive channel Metal Oxide Semiconductor）性能，全耗尽型绝缘体上硅FDSOI（Fully Depleted Silicon On Insulator）的PMOS器件常采用SiGe沟道；而N沟道金属氧化物半导体NMOS（Negative channel Metal Oxide Semiconductor）器件仍然采用Si沟道。
[0003]目前，主动区AA（Active Area）在 PAD 氧化OX（Oxide） 后，NMOS 用氮化硅掩膜层保护，而在PMOS区域绝缘体上硅SOI（Silicon On Insulator）上则沉积SiGe层, 随后利用SiO2和GeO2热稳定性的差异，采用热氧化法使SiGe中Si氧化形成SiO2 ，而Ge高温下不断地往SOI层扩散，在PMOS区形成SiGe沟道。
[0004]但热氧化过程，由于氧也会碰到NMOS区下的SOI，导致氮化硅层底生长有氧化物，形成“鸟嘴”结构，这一缺陷造成硅片表面不平坦，对后续的光刻、薄膜沉积、等离子刻蚀、化学机械研磨等工艺造成影响，降低了FDSOI的工艺窗口。

技术实现思路

[0005]为解决SiGe沟道形成时所带来的“鸟嘴”问题，本专利技术通过实施例公开了一种SiGe锗化硅沟道构造方法、沟道结构、器件及热处理设备；在SiGe沉积之前，通过离子注入工艺向PMOS 区域注入氮离子，由于氮离子具有抑制Si氧化的作用，减小了边缘氧化物的生成，也抑制了“鸟嘴”结构的增大，同时增大了FDSOI的工艺窗口。
[0006]通过制备绝缘层上硅SOI衬底，获得相应的基础结构；其中，绝缘层上硅SOI衬底包括金属氧化物半导体MOS第一区域和金属氧化物半导体MOS第二区域。
[0007]进一步地，通过注入氮离子N+到金属氧化物半导体MOS第一区域，抑制Si材料的氧化作用；再通过沉积SiGe锗化硅层及Si硅盖帽层到金属氧化物半导体MOS第一区域获取相应的中间结构。
[0008]进一步地，通过退火处理金属氧化物半导体MOS第一区域；构造位于金属氧化物半导体MOS第一区域的SiGe锗化硅沟道。
[0009]进一步地，其金属氧化物半导体MOS第一区域可以为P型MOS区域，其金属氧化物半导体MOS第二区域可以为N型MOS区域。
[0010]进一步地，在前述的构造过程中，其金属氧化物半导体MOS第二区域的薄膜堆栈结构可由底层至外层依次构造有硅衬底层SS（Silicon Substrate）、埋层氧化层BOX（Buried OXide）、绝缘体上硅层SOI（Silicon On Insulator）、垫层氧化层OXD（OXiDe）、氮化硅硬掩膜层HM（Hard Mask）。
[0011]具体地，其金属氧化物半导体MOS第二区域的埋层氧化层BOX的厚度可以制备为
150至250
ꢀÅ
；其绝缘体上硅层SOI厚度可以制备为80A
‑
150
ꢀÅ
；其垫层氧化层OXD厚度可以制备为50
‑
80
ꢀÅ
；其氮化硅硬掩膜层HM厚度可以制备为50
‑
100
ꢀÅ
。
[0012]进一步地，其金属氧化物半导体MOS第一区域的薄膜堆栈结构由底层至外层依次可构造有硅衬底层SS、埋层氧化层BOX；其埋层氧化层BOX的厚度可制备为150至250
ꢀÅ
，其绝缘体上硅层SOI厚度可制备为80A
‑
150
ꢀÅ
。
[0013]进一步地，其注入氮离子N+的过程可采用预设电流来实现，其注入能量可以在2至10keV之间；其注入氮离子N+的浓度可以在1E14至6E16之间；其注入氮离子N+的注射角度可以在20
°
至50
°
之间。
[0014]进一步地，其锗化硅SiGe可采用外延生长的方法获得，其锗Ge浓度可以为5%至60%，其锗化硅SiGe的厚度可以制备为5至30nm；其硅Si盖帽层可采用外延生长的方法获得，其硅Si盖帽层的厚度可以制备为10至100
ꢀÅ
。
[0015]进一步地，上述退火处理工艺的温度范围可是设为950至1200℃，其退火处理工艺时长可以在2至60min之间，其退火处理工艺所用气体可以为氧气和/或惰性气体。
[0016]本专利技术进一步还通过实施例公开了一种沟道结构，与上述方法相对应，该结构包括绝缘层上硅SOI衬底和其上进一步构造的PMOS和/或NMOS结构；其中，衬底包括金属氧化物半导体MOS第一区域和金属氧化物半导体MOS第二区域。
[0017]具体地，其金属氧化物半导体MOS第一区域注入有氮离子N+；其金属氧化物半导体MOS第一区域还沉积有锗化硅SiGe及硅Si盖帽层。
[0018]进一步地，在其金属氧化物半导体MOS第一区域构造有SiGe沟道。
[0019]进一步地，其金属氧化物半导体MOS第一区域可以为P型MOS区域，其金属氧化物半导体MOS第二区域可以为N型MOS区域。
[0020]进一步地，其金属氧化物半导体MOS第一区域的薄膜堆栈结构由底层至外层依次构造有硅衬底层SS、埋层氧化层BOX。
[0021]进一步地，其金属氧化物半导体MOS第二区域的薄膜堆栈结构由底层至外层依次构造有硅衬底层SS、埋层氧化层BOX、绝缘体上硅层SOI、垫层氧化层OXD、氮化硅硬掩膜层HM。
[0022]具体地，其埋层氧化层BOX的厚度可构造为150至250
ꢀÅ
；其绝缘体上硅层SOI厚度可构造为80A
‑
150
ꢀÅ
；其垫层氧化层OXD厚度可构造为50
‑
80
ꢀÅ
；其氮化硅硬掩膜层HM厚度可构造为50
‑
100
ꢀÅ
。
[0023]进一步地，其锗化硅SiGe采用外延生长的方法获得，其锗Ge浓度可以为5%至60%，其锗化硅SiGe的厚度可以为5至30nm；其硅Si盖帽层可采用外延生长的方法获得，其硅Si盖帽层的厚度可以为10至100
ꢀÅ
。
[0024]进一步地，本专利技术还通过实施例公开了一种半导体器件，包括上述任意一种沟道结构，或相应的结构采用上述任一方法获得。
[0025]由于本专利技术实施例在SiGe 沉积之前，通过离子注入工艺向PMOS拐角C（Corner）区域注入了氮离子；使得相应的结构在氮离子抑制Si氧化的作用下，减弱了边缘氧化物的生成，减小了“鸟嘴”结构，增大了FDSOI工艺窗口。
[0026]需要说明的是，在本文中采用的“第一”、“第二”等类似本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锗化硅沟道构造方法，其特征在于，包括：制备绝缘层上硅SOI衬底（300）；其中，所述绝缘层上硅SOI衬底（300）包括金属氧化物半导体MOS第一区域（111）和金属氧化物半导体MOS第二区域（122）；注入氮离子N+到所述金属氧化物半导体MOS第一区域（111）；沉积SiGe锗化硅层（600）及Si硅盖帽层（700）到所述金属氧化物半导体MOS第一区域（111）；退火处理所述金属氧化物半导体MOS第一区域（111）；构造位于所述金属氧化物半导体MOS第一区域（111）的SiGe锗化硅沟道（800）。2.如权利要求1所述的方法，其中：所述金属氧化物半导体MOS第一区域（111）为P型MOS区域，所述金属氧化物半导体MOS第二区域（122）为N型MOS区域。3.如权利要求1或2所述的方法，其中：所述金属氧化物半导体MOS第二区域（122）薄膜堆栈结构由底层至外层依次构造有硅衬底层（100）SS、埋层氧化层（200）BOX、绝缘体上硅层（300）SOI、垫层氧化层（400）OXD、氮化硅硬掩膜层（500）HM。4.如权利要求3所述的方法，其中：所述金属氧化物半导体MOS第二区域（122），所述埋层氧化层（200）BOX的厚度为150至250
ꢀÅ
；所述绝缘体上硅层（300）SOI厚度为80A
‑
150
ꢀÅ
；所述垫层氧化层（400）OXD厚度为50
‑
80
ꢀÅ
；所述氮化硅硬掩膜层（500）HM厚度为50
‑
100
ꢀÅ
。5.如权利要求4所述的方法，其中：所述金属氧化物半导体MOS第一区域（111）薄膜堆栈结构由底层至外层依次构造有所述硅衬底层（100）SS、所述埋层氧化层（200）BOX；所述埋层氧化层（200）BOX的厚度为150至250
ꢀÅ
，所述绝缘体上硅层（300）SOI厚度为80A
‑
150
ꢀÅ
。6.如权利要求1、2、4、5所述的任一方法，其中：所述注入氮离子N+的过程采用预设电流实现，注入能量为2至10keV；所述注入氮离子N+的浓度为1E14至6E16；所述注入氮离子N+的注射角度为20
°
至50
°
。7.如权利要求1、2、4、5所述的任一方法，其中：所述锗化硅SiGe采用外延生长的方...

【专利技术属性】
技术研发人员：姜兰，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：