基于UVM的交换芯片验证平台装置及方法制造方法及图纸

本公开提出了一种基于UVM的交换芯片验证平台装置及方法。本公开使用硬件描述语言例如system verilog搭建参考模型，快速实现iSLIP功能，该参考模型比较容易模拟DUT的功能，以此，可以对DUT进行快速验证，从而比较高效的判断DUT的性能是否达标，设计是否符合预期。设计是否符合预期。设计是否符合预期。

【技术实现步骤摘要】
基于UVM的交换芯片验证平台装置及方法


[0001]本公开涉及芯片验证
，具体涉及一种基于UVM的交换芯片验证平台装置及方法。

技术介绍

[0002]交换芯片为交换机核心芯片之一。目前的一些交换芯片，例如Crossbar（交叉开关矩阵）结构的芯片，会应用到iSLIP算法。iSLIP（iterative round
‑
robin matching with slip）算法的目的是为了有效、公平、快速地匹配一个输入队列调度器的输入端口和输出端口。它是一种迭代（iteration）算法，在每个调度周期，采用多次迭代来选择交叉开关的配置，使输入端口和输出端口尽量达到匹配。iSLIP算法采用轮询匹配RRM（Round
‑
Robin Matching）算法来轮流调度每个有效输入端口和输出端口，RRM是一种优先级轮循匹配算法，用于仲裁输入/输出端口之间的匹配。所有的输入端口和输出端口在每次迭代开始时都是未建立匹配的，在每次迭代过程中未被匹配的输入端口和输出端口才能参加下次匹配，即每次成功的迭代增加额外的连接。每个输出端口有一个授予仲裁器，每个输入端口有一个接受仲裁器。
[0003]现有技术在芯片设计阶段，通常采用硬件描述语言例如verilog实现iSLIP的功能。然而，现有技术通常只考虑了用verilog代码实现iSLIP功能，而没有考虑其性能（如吞吐量、传输速率）是否达标。

技术实现思路

[0004]本公开提出了一种基于UVM的交换芯片验证平台装置及方法。
>[0005]第一方面，本公开提供一种基于UVM的交换芯片验证平台装置，所述交换芯片采用iSLIP算法调度多个输入端口和多个输出端口，所述基于UVM的交换芯片验证平台装置包括：发送模块、接收模块和参考模型；所述发送模块，被配置成产生事务级数据，将所述事务级数据驱动到待测设计，以及，将所述事务级数据发送给所述参考模型；所述接收模块，被配置成接收所述待测设计的输出数据，将所述待测设计的输出数据发送给所述参考模型；所述参考模型，被配置成模拟所述待测设计的iSLIP功能，根据收到的事务级数据生成模拟输出数据，利用生成的模拟输出数据验证所述待测设计的输出数据，判断所述待测设计的性能。
[0006]在一些可选的实施方式中，所述参考模型采用system verilog代码实现对所述待测设计的iSLIP功能的模拟。
[0007]在一些可选的实施方式中，所述发送模块包括序列器和驱动器；其中，所述序列器，被配置成通过驱动序列产生事务级数据，将所述事务级数据发送给所述驱动器；所述驱动器，被配置成接收所述事务级数据，将所述事务级数据转换成信号级数据驱动到所述待测设计。
[0008]在一些可选的实施方式中，所述接收模块包括：监测器，被配置成监测所述待测设
计的输出端口，将所述待测设计的输出数据从信号级转换为事务级，然后发送给所述参考模型。
[0009]在一些可选的实施方式中，所述参考模型包括调度器和检查器；所述调度器，被配置成模拟所述待测设计的iSLIP功能，根据从所述发送模块收到的事务级数据生成模拟输出数据；所述检查器，被配置成利用所述调度器生成的模拟输出数据验证从所述接收模块接收到的所述待测设计的输出数据，判断所述待测设计的性能。
[0010]在一些可选的实施方式中，所述调度器包括多级调度单元，所述多级调度单元包括优先级调度单元；所述优先级调度单元，被配置成在利用iLISP算法对多个输入端口和多个输出端口进行调度的过程中，选择优先级最高的端口进行调度。
[0011]第二方面，本公开提供一种基于UVM的交换芯片验证方法，所述交换芯片采用iSLIP算法调度多个输入端口和多个输出端口，所述方法应用于如第一方面所述的基于UVM的交换芯片验证平台装置，该验证平台装置包括发送模块、接收模块和参考模型；所述方法包括：所述发送模块产生事务级数据，将所述事务级数据驱动到待测设计，以及，将所述事务级数据发送给所述参考模型；所述接收模块接收所述待测设计的输出数据，将所述待测设计的输出数据发送给所述参考模型；所述参考模型模拟所述待测设计的iSLIP功能，根据收到的事务级数据生成模拟输出数据，利用生成的模拟输出数据验证所述待测设计的输出数据，判断所述待测设计的性能。
[0012]在一些可选的实施方式中，所述参考模型采用system verilog代码实现对所述待测设计的iSLIP功能的模拟。
[0013]第三方面，本公开提供一种计算机设备，包括：一个或多个处理器；存储装置，其上存储有一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述一个或多个处理器实现如上文所述的基于UVM的交换芯片验证方法。
[0014]第四方面，本公开提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被一个或多个处理器执行时实现如上文所述的基于UVM的交换芯片验证方法。
[0015]为了验证待测设计（DUT，Device Under Test）的性能是否达标，本公开提出了一种基于UVM（Univerdal Verificarion Methodoloy，通用验证方法学）的交换芯片验证平台装置及方法。本公开使用硬件描述语言例如system verilog（硬件描述语言verilog的一个升级版本）搭建参考模型，system verilog可以快速实现iSLIP功能，因而该参考模型比较容易模拟DUT的功能，以此，可以对DUT进行快速验证，包括进行仿真波形分析，从而能够比较高效的判断DUT的性能（包括吞吐量、传输速率等指标）是否达标，设计是否符合预期。
[0016]这里，DUT可以是交换芯片，例如可以是具有64个输入端口和64个输出端口的crossbar（交叉开关矩阵）结构的交换芯片。对于这样的多端口交换结构，本公开使用system verilog代码进行RTL（Register Transfer Level，寄存器传输级）建模，实现iSLIP功能，具有容易实现、仿真速度快等优点。
[0017]值的说明的是，本公开不限于使用system verilog实现iSLIP功能，也可以采用其它硬件描述语言或者非硬件描述语言例如C语言来搭建参考模型以实现iSLIP功能。
附图说明
[0018]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它
特征、目的和优点将会变得更明显：图1是iSLIP算法在一次迭代中的实际调度过程的示意图；图2是根据本公开一实施例的基于UVM的交换芯片验证平台装置的结构示意图；图3是根据本公开一实施例的参考模型实现iSLIP算法的流程示意图；图4是根据本公开一实施例的基于UVM的交换芯片验证方法的流程示意图；图5是根据本公开一实施例的计算机设备的硬件组成结构示意图。
具体实施方式
[0019]下面结合附图和实施例对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于UVM的交换芯片验证平台装置，所述交换芯片采用iSLIP算法调度多个输入端口和多个输出端口，其特征在于，所述基于UVM的交换芯片验证平台装置包括：发送模块、接收模块和参考模型；所述发送模块，被配置成产生事务级数据，将所述事务级数据驱动到待测设计，以及，将所述事务级数据发送给所述参考模型；所述接收模块，被配置成接收所述待测设计的输出数据，将所述待测设计的输出数据发送给所述参考模型；所述参考模型，被配置成模拟所述待测设计的iSLIP功能，根据收到的事务级数据生成模拟输出数据，利用生成的模拟输出数据验证所述待测设计的输出数据，判断所述待测设计的性能。2.根据权利要求1所述的基于UVM的交换芯片验证平台装置，其特征在于，所述参考模型采用system verilog代码实现对所述待测设计的iSLIP功能的模拟。3.根据权利要求1所述的基于UVM的交换芯片验证平台装置，其特征在于，所述发送模块包括序列器和驱动器；其中，所述序列器，被配置成通过驱动序列产生事务级数据，将所述事务级数据发送给所述驱动器；所述驱动器，被配置成接收所述事务级数据，将所述事务级数据转换成信号级数据驱动到所述待测设计。4.根据权利要求1所述的基于UVM的交换芯片验证平台装置，其特征在于，所述接收模块包括：监测器，被配置成监测所述待测设计的输出端口，将所述待测设计的输出数据从信号级转换为事务级，然后发送给所述参考模型。5.根据权利要求1所述的基于UVM的交换芯片验证平台装置，其特征在于，所述参考模型包括调度器和检查器；所述调度器，被配置成模拟所述待测设计的iSLIP功能，根据从所述发送模块收到的事务级数据生成模拟输出数据；所述检查器，被配置成利用所述调度器生成的模拟输出数据验证从所述接收模块接收到的所...

【专利技术属性】
技术研发人员：朱珂，黑建平，杨晓龙，钟丹，徐庆阳，刘颜鹏，朱婧瑀，曹睿，
申请(专利权)人：井芯微电子技术天津有限公司，
类型：发明
国别省市：