一种乘法器电路制造技术

公开了一种乘法器电路。该电路包括多个晶体管。第一晶体管的集电极耦接第一电流源，第一晶体管的基极耦接第一晶体管的集电极，第一晶体管的发射极耦接偏置电压；第二晶体管的集电极作为乘法器的第一输入端，第二晶体管的基极耦接第二晶体管的集电极，第二晶体管的发射极耦接第一晶体管的发射极。第三晶体管的集电极作为乘法器的第二输入端，第三晶体管的基极耦接第一晶体管的集电极。第四晶体管的集电极作为乘法器的输出端，第四晶体管的基极耦接第二晶体管的集电极。第三晶体管和第四晶体管的发射极通过尾电流调节电路连接至地。该乘法器电路不受三极管的电流放大倍数的影响，电路简单，可实现精确的乘法运算。可实现精确的乘法运算。可实现精确的乘法运算。

【技术实现步骤摘要】
一种乘法器电路


[0001]本专利技术涉及电子电路，更具体地，涉及一种乘法器电路。

技术介绍

[0002]乘法器作为基本计算单元在电子电路中广泛地应用。通常，乘法器由三极管组成，例如常使用的吉尔伯特单元。
[0003]但现有的乘法器单元往往具有一个比较难解决的问题：乘法器输入电流的部分电流会被分流作为一些三极管的基极电流，当三极管的电流放大倍数β值有限的时候，乘法器无法做到精确的乘法运算。要想实现精确的乘法运算，往往需要在现有的乘法电路上做基极电流抵消。但这又将增大电路的复杂性，并且可能带来额外的失调电压，引起管子之间的不匹配。

技术实现思路

[0004]本专利技术的目的在于解决现有技术中的上述问题，提出一种乘法器电路。该乘法器电路包括：第一晶体管，第一晶体管的集电极耦接第一电流源，第一晶体管的基极耦接第一晶体管的集电极，第一晶体管的发射极耦接偏置电压；第二晶体管，第二晶体管的集电极作为乘法器电路的第一输入端，第二晶体管的基极耦接第二晶体管的集电极，第二晶体管的发射极耦接第一晶体管的发射极；第三晶体管，第三晶体管的集电极作为乘法器电路的第二输入端，第三晶体管的基极耦接第一晶体管的集电极；第四晶体管，第四晶体管的集电极作为乘法器电路的输出端，第四晶体管的基极耦接第一晶体管的集电极；以及尾电流调节电路，具有第一端、第二端和控制端，尾电流调节电路的第一端耦接第三晶体管的发射极和第四晶体管的发射极，尾电流调节电路的第二端连接参考地，尾电流调节电路的控制端耦接第三晶体管的集电极。
附图说明/>[0005]图1所示为根据本专利技术一实施例的乘法器电路100的电路原理图；
[0006]图2所示为根据本专利技术一实施例的乘法器电路200的电路原理图；
[0007]图3所示为根据本专利技术一实施例的乘法器电路300的电路原理图；
[0008]图4所示为根据本专利技术一实施例的乘法器电路400的电路原理图；
[0009]图5所示为根据本专利技术一实施例的乘法器电路500的电路原理图。
[0010]如附图所示，在所有不同的视图中，相同的附图标记指代相同的部分。在此提供的附图都是为了说明实施例、原理、概念等的目的，并非按比例绘制。
具体实施方式
[0011]接下来将结合附图对本专利技术的具体实施例进行非限制性描述。在整个说明书中对“一个实施例”或“一实施例”的引用意味着结合该实施例所描述的特定特征、结构或特点被
包括在本专利技术的至少一个实施例中。因此，贯穿本说明书在各处出现的短语“在一个实施例中”或“在实施例中”并不一定都是指同一实施例。动词“包括”和“具有”在本文中用作开放限制，其既不排除也不要求还存在未叙述特征。除非另有明确说明，否则从属权利要求中记载的特征可以相互自由组合。在整个文件中使用“一”或“一个”(即，单数形式)限定的元件，并不排除多个这个元件的可能。更进一步地，所描述的特征、结构或特点可以在一个或多个实施例中以任何合适方式组合。除非另外指明，否则术语“连接”被用于指定电路元件之间的直接电连接，而术语“耦合”被用于指定可以是直接的或可以经由一个或多个其他元件的电路元件之间的电连接。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。当提及节点或端子的电压时，除非另外指示，否则认为该电压是该节点与参考电位(通常是地)之间的电压。此外，当提及节点或端子的电位时，除非另外指示，否则认为该电位指的是参考电位。
[0012]图1所示为根据本专利技术一实施例的乘法器电路100的电路原理图。乘法器电路100包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、电流源I1以及尾电流调节电路10。
[0013]每个晶体管具有基极、集电极和发射极。第一晶体管Q1的集电极耦接电流源I0，接收电流源I0提供的电流，第一晶体管Q1的基极耦接第一晶体管Q1的集电极，第一晶体管Q1的发射极耦接偏置电压Vbias。
[0014]第二晶体管Q2的集电极作为乘法器电路100的第一输入端接收第一输入信号I1，第二晶体管Q2的基极耦接第二晶体管Q2的集电极，第二晶体管Q2的发射极耦接第一晶体管Q1的发射极。
[0015]第三晶体管Q3的集电极作为乘法器电路100的第二输入端接收第二输入信号I2，第三晶体管Q3的基极耦接第一晶体管Q1的集电极，第三晶体管Q3的发射极通过尾电流调节电路10电连接至参考地。
[0016]第四晶体管Q4的集电极作为乘法器电路100的输出端提供输出信号Iout，第四晶体管Q4的基极耦接第二晶体管Q2的集电极，第四晶体管Q4的发射极耦接第三晶体管Q3的发射极。
[0017]尾电流调节电路10具有第一端、第二端和控制端，用于调节第三晶体管Q3和第四晶体管Q4的发射极电流。尾电流调节电路10的第一端耦接第三晶体管Q3和第四晶体管Q4的发射极；尾电流调节电路10的第二端连接参考地；尾电流调节电路10的控制端耦接第三晶体管Q3的集电极接收控制信号Reg。
[0018]如图1所示，根据三极管的特性，对于第一晶体管Q1，可知：I0＝Ib1+β1
×
Ib1+Ib3。其中，Ib1为第一晶体管Q1的基极电流；β1为第一晶体管Q1的电流放大倍数，β1
×
Ib1即为第一晶体管Q1的集电极电流；Ib3为第三晶体管Q3的基极电流。
[0019]对于第二晶体管Q2，可知：I1＝Ib2+β2
×
Ib2+Ib4。其中，Ib2为第二晶体管Q2的基极电流；β2为第二晶体管Q2的电流放大倍数，β2
×
Ib2即为第二晶体管Q2的集电极电流；Ib4为第四晶体管Q4的基极电流。
[0020]对于第三晶体管Q3，可知：I2＝β3
×
Ib3。其中，β3为第三晶体管Q3的电流放大倍数，β3
×
Ib3即为第三晶体管Q3的集电极电流。
[0021]对于第四晶体管Q4，可知：Iout＝β4
×
Ib4。其中，β4为第四晶体管Q4的电流放大倍数，β4
×
Ib4即为第四晶体管Q4的集电极电流。
[0022]在图1所示实施例中，当选择第一晶体管Q1和第二晶体管Q2匹配，第三晶体管Q3和第四晶体管Q4匹配时，可推导出本领域一般技术人员可以理解，第一晶体管Q1和第二晶体管Q2匹配是指第一晶体管Q1和第二晶体管Q2的各项参数指标基本一致，即第一晶体管Q1的电流放大倍数β1等于第二晶体管Q2的电流放大倍数β2。第三晶体管Q3和第四晶体管Q4匹配是指第三晶体管Q3和第四晶体管Q4的各项参数指标基本一致，即第三晶体管Q3的电流放大倍数β3等于第四晶体管Q4的电流放大倍数β4。选择三极管配对管时可通过至少有两种情况选择：一种是一体化的，即在一个封装内烧结了两个管芯，这些管芯属于同一张硅圆片，因而制作工艺完全相同，保证了其性能参数的一致性。另外就是对同一型号或互本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种乘法器电路，包括：第一晶体管，第一晶体管的集电极耦接第一电流源，第一晶体管的基极耦接第一晶体管的集电极，第一晶体管的发射极耦接偏置电压；第二晶体管，第二晶体管的集电极作为乘法器电路的第一输入端，第二晶体管的基极耦接第二晶体管的集电极，第二晶体管的发射极耦接第一晶体管的发射极；第三晶体管，第三晶体管的集电极作为乘法器电路的第二输入端，第三晶体管的基极耦接第一晶体管的集电极；第四晶体管，第四晶体管的集电极作为乘法器电路的输出端，第四晶体管的基极耦接第二晶体管的集电极；以及尾电流调节电路，具有第一端、第二端和控制端，尾电流调节电路的第一端耦接第三晶体管的发射极和第四晶体管的发射极，尾电流调节电路的第二端连接参考地，尾电流调节电路的控制端耦接第三晶体管的集电极。2.如权利要求1所述的乘法器电路，其特征在于，尾电流调节电路用于调节第三晶体管和第四晶体管的发射极电流。3.如权利要求1所述的乘法器电路，其特征在于，第一晶体管和第二晶体管匹配，第三晶体管和第四晶体管匹配。4.如权利要求1所述的乘法器电路，其特征在于，所述乘法器电路进一步包括第一开关管，其中，第一开关管具有第一端、第二端和控制端，第一开关管的第一端耦接第一晶体管和第二晶体管的发射极，第一开关管的第二端电连接参考地，第一开关管的控制端耦接第一开关管的第一端。5.如权利要求1所述的乘法器电路，其特征在于，所述尾电流调节电路包括第二开关管，其中，第二开关管具有第一端、第二端和控制端，第二开关管的第一端耦接第三晶体管和第四晶体管的发射极，第二开关管的第二端电连接参考地，第二开关管的控制端耦接第三晶体管的集电极。6.如权...

【专利技术属性】
技术研发人员：李伊珂，
申请(专利权)人：晶艺半导体有限公司，
类型：发明
国别省市：