一种基于FPGA和DAC的实时可重构通用忆阻器仿真方法技术

本发明专利技术公开了一种基于FPGA的实时可重构通用忆阻器仿真方法，将忆阻器数学模型通过m项多项式进行非线性拟合，其中m与输入信号的幅度和频率及拟合精度有关，这样通过更新多项式的阶次、多项式系数和采样间隔即可简单快速地适配指定的忆阻器模型。在此基础上，基于FPGA进行忆阻器实时仿真：在计算出系统状态变量、忆导值或忆阻值的基础上计算出输出信号，然后，对输入信号、输出信号进行归一化处理、DAC输入处理以及DAC数模转换，得到对应的模拟信号，最后送入数字示波器以清晰显示忆阻器的捏滞迟滞回线。本发明专利技术通过改变多项式系数即可实时可重构忆阻器，并且可以仿真高工作频率的忆阻器，同时，采用数字电路进行重构仿真，实验精度得到了提高。精度得到了提高。精度得到了提高。

【技术实现步骤摘要】
一种基于FPGA和DAC的实时可重构通用忆阻器仿真方法


[0001]本专利技术属于忆阻器仿真
，更为具体地讲，涉及一种基于FPGA和DAC的实时可重构通用忆阻器仿真方法。

技术介绍

[0002]1971年，蔡少棠教授首次根据电路完备性定理提出了忆阻器的理论模型。蔡少棠教授认为忆阻器是除电阻、电容和电感以外的第四个基本二端电路元件，它描述了电荷和磁通量之间的非线性关系。同时，蔡少棠教授也给出了忆阻器的3个基本特征：
①
在双极性周期性电信号的激励下，器件在V
‑
I平面的曲线是一个捏滞回线；
②
当电信号扫描频率增大时，捏滞回线的波瓣面积持续减小；
③
当扫描频率趋近无穷大时，捏滞回线将收缩为一条单值函数。
[0003]直到2008年，因惠普实验室的Stan Williams团队首次在基于二氧化钛(TiO2)材料的纳米级薄膜中实现了物理忆阻器，忆阻器的特性及其应用研究才得到了大量学者的关注。此时，蔡少棠教授提出的忆阻器不再是一个理论数学模型，而是一个实际存在的器件。目前忆阻器模型已经广泛应用到神经网络、机器学习、混沌理论、保密通信、图形加密、非易失性存储器、滤波电路等领域中。但不幸的是，一方面，忆阻器不同的制备原材料对应着各异的物理机制，使得忆阻特性也各不相同，这就限制了忆阻器的大范围推广应用。例如，研究人员已经在二元氧化物、复杂钙钛矿氧化物、固态电解质材料、非晶碳材料、有机高分子材料等各种材料中都发现捏滞回线这一特征现象，提出各异的物理机理来解释其忆阻特性，如氧空位迁移导致的导电通道形成和断裂、界面势垒调制、活性电极金属化反应导致的金属导电通道的形成和断裂、注入载流子的捕获和释放，以及金属
‑
绝缘体转变机制等。另一方面，因忆阻器生产成本过高，目前，市场上还不能直接购买商用忆阻器。例如，Knowm忆阻器被实现为商业组件，但由于其结构复杂且成本高，难以大范围推广。面对忆阻器复杂多变的物理机理和高昂的生产成本，设计一个面向多种物理模型的实时可重构通用忆阻器仿真电路，以用于通过实验探索方法解析忆阻器相关特性仍然是非常急迫的和重要的。
[0004]一直以来，相关学者对提高忆阻器仿真电路的带宽(频率)进行了大量的研究。模拟、数字模拟混合和专用集成电路等方法被用来构建忆阻器仿真电路并进行验证和带宽测试。
[0005]经过大量学者深厚的理论研究和专业的硬件调试能力，模拟方法主要使用大量无源器件(如电阻、电容、电感)和有源器件(如运算放大器、跨导运算放大器(OTA)、电流反馈运算放大器(CFOA)、差分电流传送器(DDCC)和模拟乘法器)进行面包板或者电路板实验。忆阻器仿真电路的实验带宽已经由早期的500Hz发展到当前的1.3MHz。同时，忆阻器仿真电路采用正负电源供电。在模拟方法中，对于不同的忆阻器模型和带宽，往往需要重新设计忆阻器仿真电路并花费大量时间进行电路调试，特别是针对MHz的输入信号，采用面包板的方式已经无法验证实验结果，因为信号传输线的寄生参数、阻抗匹配和信号间的串扰问题必须解决。电路板输出的信号可以采用示波器的李沙育图功能显示捏滞回线。值得注意的是模
拟方法通常存在较大误差，误差的来源主要如下：大多数商用电阻、电容、电感的误差大约分别是5％，20％，20％。运算放大器输入电压失调和输入偏置电流会对结果产生误差。有源器件模拟带宽的非线性特征对不同信号幅度频率曲线的影响较大。根据现有文献报道，目前模拟方法还没有实现带宽10MHz及以上的忆阻器仿真电路。
[0006]由于电路设计和调试需要非常专业的电路知识，这对于大多数从事基础研究的学者来说非常困难。所以相关学者又提出了数字模拟混合方法。数字模拟混合方法通常采用ADC、可编程通用处理器、DAC的方式来实现忆阻器仿真电路，其中，ADC和DAC分别用于输入信号的模拟
‑
数字量化和输出信号的数字
‑
模拟转换，可编程通用处理器用于根据数字模型实时计算忆阻或忆导。和模拟方法相比，数字模拟方法实现更加简单和快速，但数字模拟方法也存在如下限制。可编程通用处理器的计算速度、ADC和DAC工作频率和模拟带宽限制了数字模拟混合方法，不能仿真高工作频率的忆阻器。而ADC、DAC和数字示波器的分辨率以及DAC输出信号的范围限制了数字模拟混合方法不能对忆阻器模型进行高精度硬件仿真。
[0007]对于已知的忆阻器模型，相关学者又提出了专用集成电路方法。在文献U.E.Ayten,S.Minaei,and M.“Memristor emulator circuits using single CBTA,”AEU
‑
Int.J.Electron.Commun.,vol.82,pp.109
–
118,Dec.2017,doi：10.1016/j.aeue.2017.08.008中，使用23个CMOS晶体管在
±
0.9V的电源下实现了忆阻器仿真电路。在文献A.Yesil,“A new grounded memristor emulator based on MOSFET
‑
C,”AEU
‑
Int.J.Electron.Commun.,vol.91,pp.143
–
149,Jul.2018,doi：10.1016/j.aeue.2018.05.004.中，介绍了仅由7个MOS管和1个接地电容组成的忆阻器仿真电路。电路采用TSMC 0.18μm工艺参数的Cadence Environment布局，其布局尺寸仅12μm x 38μm，不包括电容器面积。布局后的忆阻器模拟仿真与理论分析非常吻合。显然采用专用集成电路的方法可以大幅缩小忆阻器仿真电路的尺寸并提高实现的精度。但复制的设计流程和高昂的电路制作成本是一个阻止改方法推广的一个主要因素。专用集成电路方法仅适用于一个已知的模型，而对于研究多模型下的忆阻器特征并不合适。
[0008]总的来讲，首先，大多数现有忆阻器仿真电路只能在相对较低的频率下模拟忆阻器的动态行为，即这些忆阻器仿真电路在低于临界频率时表现出收缩的磁滞回线，并在超过该临界频率时成为线性电阻。这限制了忆阻器仿真电路在高速度高带宽场合的应用，如高频随机信号产生、高速数据传输、高速数据存储。其次，现有忆阻器仿真电路都是面向固定模型设计。从理论模型到实际电路输出结果需要花费研究人员大量的时间和精力，大多数情况下需要具有专业电路背景的工程师参与硬件调试过程。现有的三种方法都无法根据模型实现实时动态可重构，所以硬件实现忆阻器仿真电路是一个耗时和低效率的繁琐过程。最后，忆阻器仿真电路中元器件固有误差、电路传输损耗、测量仪器误差对于忆阻器理论模型的高精度电路实现是非常重要的，但目前，忆阻器仿真电路的实验精度并没有引起相关学者的重视。

技术实现思路

[0009]本专利技术的目的在于克服现有技术的不足，提供一种基于FPGA的实时可重构通用忆阻器仿真方法，实现实时可重本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA的实时可重构通用忆阻器仿真方法，其特征在于，包括以下步骤：(1)、建立忆阻器的数学模型f(h[n])，判断其是否是关于系统状态变量h[n]的多项式，如果不是，进入步骤(2)；如果是，则确定数学模型f(h[n])关于系统状态变量h[n]的阶次m，并进入步骤(5)；(2)、根据输入信号的零直流分量交流信号的幅度和频率，分别确定最大幅度a
max
和最小频率ω
min
，并进一步确定系统状态变量h[n]的取值区间：(3)、在系统状态变量h[n]的取值区间内，采用麦克劳林公式对数学模型即忆导值或忆阻值f(h[n])进行关于系统状态变量h[n]的m阶多项式拟合，得到拟合函数g(h(n))，并计算最大拟合相对误差ε
M
：设ε0为可接受的最大拟合相对误差，则多项式阶数m的取值应满足ε
M
≤ε0；(4)、根据麦克劳林公式确定m+1个多项式系数k
i
,i＝0,1,2,...,m；(5)、计算归一化系数α1：其中，R
ch
为当前设置的模拟通道的量程，且模拟通道的量程需要满足约束条件α1≤1，同时α1的取值范围为α1∈[
‑
1,1]；(6)、将h(n)＝a
max
/ω
min
代入：得到f(h[n])的最大值f
max
(h[n])；再将f(h[n])＝f
max
(h[n])和x(n)＝α1代入：y[n]＝f(h[n])
·
x[n]得到模型输出y[n]的最大值y
max
；其中，输入信号x[n]为ADC量化得到的有符号的数据；(7)、基于FPGA进行忆阻器实时...

【专利技术属性】
技术研发人员：耿航，许波，邹松庭，陈凯，颜雁军，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：