一种高速译码芯片制造技术

本发明专利技术涉及一种符合ＣＣＳＤＳ标准的ＲＳ码译码芯片。该译码芯片包括解交错电路、数据输入电路、计算校验子电路、求解关键方程电路、钱搜索电路、获取错误值电路、纠正错误电路和延时电路；求解关键方程电路根据所获得的校验子和ＲｉＢＭ算法来求取译码过程所需要的错误位置多项式和错误值多项式；获取错误值电路根据变形的Ｆｏｒｎｅｙ算法求取输入数据所发生错误的错误值并输出；本发明专利技术的各部分运算电路采用有限域中进行的基本运算电路，包括有限域中加法运算的电路、有限域中乘法运算的电路和有限域中除法运算的电路。本发明专利技术提供的ＲＳ码译码芯片数据通过率高、纠正突发错误能力强，可满足深空探测的要求。

【技术实现步骤摘要】

本专利技术涉及一种译码芯片，特别是涉及一种符合CCSDS(ConsultativeCommittee for Space Data Systems，简称CCSDS)标准、用于深空探测中的高速RS(Reed-Solomon简称RS)码译码芯片。
技术介绍
CCSDS标准定义了在深空探测中对空间遥测和工程数据进行保护的信道编码。该标准定义了在深空探测中常用的(255，223)RS码的域生成多项式和码生成多项式。在深空探测中，往往需要传输大量珍贵的遥测数据和工程数据，或者需要实时地传送清晰的动态图像数据。使用符合CCSDS标准的RS纠错码技术，可以确保所传送数据的可靠性。但是，由于RS码自身的特点，其译码方法本身比较复杂，译码方法的工程实现也比较困难，致使工程成本较高，且难以达到理想的译码速度。所以，一种RS码的译码器能否工程实现以及工程实现的代价和效果，往往成为该RS码译码器是否实用的决定因素，使得RS码译码器的工程实现成为工程技术人员研究和实践的焦点。目前，Xilinx公司和法国MATRA MARCONI公司可以生产满足CCSDS标准的(255，223)RS码的硬件译码芯片。但是，在译码的过程中，Xilinx公司的译码芯片的两个输入码块之间的时间间隔不少于405个时钟周期。法国MATRA MARCONI公司生产的译码芯片的最大数据通过率也不超过100Mbits/s。所以，减少输入码块之间的间隔时钟周期和提高译码芯片的数据通过率是译码芯片工程实现的迫切要求。
技术实现思路
本专利技术的目的是提供一种符合CCSDS标准的高速RS码译码芯片，该芯片能够对按照CCSDS标准关于遥测信道编码中的RS码的建议来编码的数据进行准确的高速译码，利用该译码芯片可以实时地获得满足要求的传输数据。为了达到上述目的，本专利技术采取的技术方案如下 本专利技术的译码芯片，如图1所示，包括数据输入电路1、计算校验子电路2、求解关键方程电路3、钱搜索电路4、获取错误值电路5、纠正错误电路7顺序串连连接，译码后的数据由所述纠正错误电路7输出；所述数据输入电路1用于控制数据的输入，其输出为两路数据，一路是经过二元域表示到复合域表示的域变换进入计算校验子电路2的数据，另一路数据直接进入延时电路8进行缓存后输出给纠正错误电路7；所述计算校验子电路2，用于计算输入数据的校验子；所述求解关键方程电路3用于根据所获得的校验子和RiBM(Reformulatedinversionless Berlekamp-Massey，简称RiBM)算法来求取译码过程所需要的错误位置多项式和错误值多项式；所述钱搜索电路4用于求解错误位置多项式的根和在相应根下错误值多项式的值，同时对输出结果进行复合域表示到二元域表示的变换；所述获取错误值电路5用于根据变形的Forney算法求取输入数据所发生错误的错误值并输出；所述纠正错误电路7用于通过缓存于延时电路(8)中的数据与所述获取错误值电路5输出的错误值之间的异或运算来输出被译码数据的正确结果和该译码数据的错误情况；所述延时电路8用于把输入数据缓存于实现芯片中，待获取错误值电路5中的错误值计算完成后，把数据输入到纠正错误电路7中；所述二元域表示到复合域表示的域变换是指把GF(28)域元素变换成用GF(24)域元素表示的复数形式，进而GF(28)域的乘法运算可以转化为GF(24)域的乘法运算，用于整个译码芯片译码速度的提高和资源使用的优化；在上述的技术方案中，各部分运算电路采用有限域中进行的基本运算电路，包括有限域中加法运算的电路、有限域中乘法运算的电路和有限域中除法运算的电路；所述的有限域中加法运算的电路设计是指需要相加的两个码符号在同位上进行异或；所述的有限域中乘法运算的电路设计是指设A，B是GF(28)域中的元素，用GF(24)中的元素表示为a(x)＝a03+xa47，b(x)＝b03+xb47，所以a(x)b(x)＝a(x)b(x)modP(x)＝+x，其中P(x)＝x2+x+w14，a03、a47、b03、b47以及w14均为GF(24)中的元素，同时GF(24)的域生成多项式为G(x)＝x4+x+1，w为G(x)的本原元。设已经经过复合域变换需要进行乘法运算的码符号为a＝(a7，a6，a5，a4，a3，a2，a1，a0)，其中a7，a6，a5，a4对应a(x)中的a47，a3，a2，a1，a0对应a(x)中的a03，b＝(b7，b6，b5，b4，b3，b2，b1，b0)，其中b7，b6，b5，b4对应b(x)中的b47，b3，b2，b1，b0对应b(x)中的b03，经过乘法运算后的结果为c＝(c7，c6，c5，c4，c3，c2，c1，c0)，同时在电路设计中需要的8个过渡参数，它们分别为ta＝(ta3，ta2，ta1，ta0)，tb＝(tb3，tb2，tb1，tb0)，tab＝(tab6，tab5，tab4，tab3，tab2，tab1，tab0)，t00＝(t006，t005，t004，t003，t002，t001，t000)，t11＝(t116，t115，t114，t113，t112，t111，t110)，dab＝(dab3，dab2，dab1，dab0)，d00＝(d003，d002，d001，d000)，d11＝(d113，d112，d111，d110)。所以，a、b和c之间的关系为c＝a×b，其具体的计算算式如下ta3＝a7xor a3；ta2＝a6xor a2；ta1＝a5xor a1；ta0＝a4xor a0；tb3＝b7xor b3；tb2＝b6xor b2；tb1＝b5xor b1；tb0＝b4xor b0；tab6＝ta3xor tb3；tab5＝(ta3xor tb2)and(ta2xor tb3)；tab1＝(ta3xor tb1)and(ta2xor tb2)and(ta1xor tb3)；tab3＝(ta3xor tb0)and(ta2xor tb1)and(ta1xor tb2)and(ta0xor tb3)；tab2＝(ta2xor tb0)and(ta1xor tb1)and(ta0xor tb2)；tab1＝(ta1xor tb0)and(ta0xor tb1)；tab0＝ta0xor tb0；t006＝a3xor b3；t005＝(a3xor b2)and(a2xor b3)；t004＝(a3xor b1)and(a2xor b2)and(a1xor b3)；t003＝(a3xor b0)and(a2xor b1)and(a1xor b2)and(a0xor b3)；t002＝(a2xor b0)and(a1xor b1)and(a0xor b2)；t001＝(a1xor b0)and(a0xor b1)；t000＝a0xor b0；t116＝a7xor b7；t115＝(a7xor b6)and(a6xor b7)；t114＝(a7xor b5)and(a6xor b6)and(a5xor b7)；t113＝(a7xor b4)and(a6xor b5)and(a5xor b6)and(a4xor b7)； t112＝(a6xor b4)and(a5xor b5)and本文档来自技高网...

【技术保护点】
一种高速译码芯片，包括：一数据输入电路（１）、一计算检验子电路（２）、一求解关键方程电路（３）、一钱搜索电路（４）、一获取错误值电路（５）、一纠正错误电路（７）顺序串连连接；译码后的数据由所述纠正错误电路（７）输出；其特征在于，所述 数据输入电路（１）用于控制数据的输入，其输出为两路数据，一路是经过二元域表示到复合域表示的域变换进入计算校验子电路（２）的数据，另一路数据直接进入一延时电路（８）进行缓存后输出给纠正错误电路（７）；所述计算校验子电路（２），用于计算 输入数据的校验子；所述求解关键方程电路（３）用于根据所获得的校验子来求取译码过程所需要的错误位置多项式和错误值多项式；所述钱搜索电路（４），用于求解错误位置多项式的根和在相应根下错误值多项式的值，同时对输出结果进行复合域表示 到二元域表示的变换；所述获取错误值电路（５）用于根据变形的Ｆｏｒｎｅｙ算法求取输入数据所发生错误的错误值并输出；所述纠正错误电路（７）用于通过缓存于延时电路（８）中的数据与所述获取错误值电路５输出的错误值之间的异或运算来输出 被译码数据的正确结果和该译码数据的错误情况；所述延时电路（８）用于把输入数据缓存于实现芯片中，待获取错误值电路（５）中的错误值计算完成后，把数据输入到纠正错误电路（７）中。...

【技术特征摘要】

【专利技术属性】
技术研发人员：陈晓敏，张玉良，石俊峰，孙辉先，
申请(专利权)人：中国科学院空间科学与应用研究中心，
类型：发明
国别省市：11[中国|北京]