半导体封装装置制造方法及图纸

一种半导体封装装置，通过在低密度线路图案层和高密度线路图案层之间增加一中密度线路图案层，使得，高数据速率的线路可以利用中密度线路图案层来实现，从而较好的满足电性需求，并具有更高的制程良率。并具有更高的制程良率。并具有更高的制程良率。

【技术实现步骤摘要】
半导体封装装置


[0001]本申请涉及半导体封装
，具体涉及半导体封装装置。

技术介绍

[0002]扇出式基板(FOSub，Fan
‑
out Substrate)包括基板(Substrate)和扇出(Fan
‑
out)层以及粘合层，基板和扇出层通过粘合层结合在一起，且基板和扇出层通过穿过扇出层的通孔电性连接。FOSub的设计目的之一是借由扇出层取代部分基板线路，以降低线路层数和厚度，从而提高制程良率。
[0003]一些应用场景中，为了满足电性需求，FOSub需要设计相对较厚的线路来传输高数据速率的信号，例如来自于串行器/解串器(SERDES)的信号，以减少阻抗和电性损失。通常将传输高数据速率的线路(例如SERDES线路)设计于基板，借由基板中较厚的线路层来满足电性需求，但会因增加额外的线路层而影响基板的制程良率。

技术实现思路

[0004]本申请提出了一种具有较好的制程良率的半导体封装装置。
[0005]第一方面，本申请提供一种半导体封装装置，包括：低密度线路图案层；高密度线路图案层，位于所述低密度线路图案层上方；中密度线路图案层，位于所述低密度线路图案层与所述高密度线路图案层之间，电连接所述低密度线路图案层；通孔，穿过所述高密度线路图案层，电连接所述高密度线路图案层与所述中密度线路图案层；其中，所述中密度线路图案层相较于所述高密度线路图案层更靠近所述低密度线路图案层。
[0006]在一些可选的实施方式中，所述半导体封装装置还包括：粘合层，位于所述高密度线路图案层与所述中密度线路图案层之间，所述通孔穿过所述粘合层。
[0007]在一些可选的实施方式中，所述高密度线路图案层包括第一线路图案和第一介电层，所述通孔穿过至少两层所述第一介电层。
[0008]在一些可选的实施方式中，所述高密度线路图案层与所述中密度线路图案层的热膨胀系数实质相等。
[0009]在一些可选的实施方式中，所述高密度线路图案层与所述中密度线路图案层均为扇出结构。
[0010]在一些可选的实施方式中，所述中密度线路图案层不包含玻璃纤维。
[0011]在一些可选的实施方式中，所述中密度线路图案层包括埋孔，所述埋孔电连接所述低密度线路图案层，所述埋孔的孔径往所述低密度线路图案层的方向逐渐缩小。
[0012]在一些可选的实施方式中，所述高密度线路图案层包括第一线路图案，所述中密度线路图案层包括第二线路图案，所述第二线路图案的厚度大于所述第一线路图案的厚度。
[0013]在一些可选的实施方式中，所述低密度线路图案层包括第三线路图案，所述第二线路图案的厚度大于所述第三线路图案的厚度，所述第三线路图案的厚度大于所述第一线
路图案的厚度。
[0014]在一些可选的实施方式中，所述第二线路图案的最小线宽大于所述第三线路图案的最小线宽，所述第三线路图案的最小线宽大于所述第一线路图案的最小线宽。
[0015]在一些可选的实施方式中，所述中密度线路图案层包括位于所述第二线路图案与所述低密度线路图案层之间的第二介电层，所述第二介电层的厚度大于所述第三线路图案的厚度。
[0016]在一些可选的实施方式中，所述中密度线路图案层包括第二线路图案，所述低密度线路图案层包括第三线路图案，所述第二线路图案与所述第三线路图案的金相不同。
[0017]在一些可选的实施方式中，所述第二线路图案包括电镀铜，所述第三线路图案包括压延铜。
[0018]为了解决将高数据速率的线路(例如SERDES线路)设计于基板，基板会因额外增加线路层而影响制程良率的问题，本申请提出了一种半导体封装装置，通过在低密度线路图案层(例如基板)和高密度线路图案层(例如扇出结构)之间增加一中密度线路图案层，使得，高数据速率的线路(例如SERDES线路)可以利用中密度线路图案层来实现，从而较好的满足电性需求，并具有更高的制程良率。这是因为，中密度线路图案层(例如扇出结构)的制程良率会比低密度线路图案层(例如基板)的制程良率更高；而且，由于不需要增加低密度线路图案层(例如基板)的层数，因而不会影响低密度线路图案层的制程良率；而且，不需要增加高密度线路图案层(例如扇出结构)的厚度和/或层数。此外，增加设置的中密度线路图案层，有助于减少高数据速率的线路(例如SERDES线路)对低密度线路图案层(例如基板)和高密度线路图案层(例如扇出结构)中线路图案的电性干扰。
附图说明
[0019]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
[0020]图1是根据本申请的半导体封装装置的一实施例1a的纵向截面结构示意图；
[0021]图2A至2C是根据本申请的半导体封装装置的一实施例的制造步骤示意图。
[0022]符号说明：
[0023]1‑
高密度线路图案层；11
‑
第一线路图案；12
‑
第一介电层；2
‑
中密度线路图案层；21
‑
第二线路图案；22
‑
第二介电层；23
‑
埋孔；3
‑
低密度线路图案层；31
‑
第三线路图案；32
‑
第三介电层；33
‑
芯板层；4
‑
粘合层；5
‑
通孔。
具体实施方式
[0024]下面结合附图和实施例对说明本申请的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本申请所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关专利技术，而非对该专利技术的限定。另外，为了便于描述，附图中仅示出了与有关专利技术相关的部分。
[0025]应容易理解，本申请中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。
[0026]此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90
°
或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。
[0027]本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装装置，其特征在于，包括：低密度线路图案层；高密度线路图案层，位于所述低密度线路图案层上方；中密度线路图案层，位于所述低密度线路图案层与所述高密度线路图案层之间，电连接所述低密度线路图案层；通孔，穿过所述高密度线路图案层，电连接所述高密度线路图案层与所述中密度线路图案层；其中，所述中密度线路图案层相较于所述高密度线路图案层更靠近所述低密度线路图案层。2.根据权利要求1所述的半导体封装装置，其特征在于，还包括：粘合层，位于所述高密度线路图案层与所述中密度线路图案层之间，所述通孔穿过所述粘合层。3.根据权利要求2所述的半导体封装装置，其特征在于，所述高密度线路图案层包括第一线路图案和第一介电层，所述通孔穿过至少两层所述第一介电层。4.根据权利要求1所述的半导体封装装置，其特征在于，所述高密度线路图案层与所述中密度线路图案层的热膨胀系数实质相等。5.根据权利要求4所述的半导体封装装置，其特征在于，所述高密度线路图案层与所述中密度线路图案层均为扇出结构。6.根据权利要求4所述的半导体封装装置，其特征在于，所述中密度线路图案层不包含玻璃纤维。7.根据权利要求1所述的半导体封装装置，其特征在于，所述中密度线路图案层包括埋孔，所述埋孔电连接所述低密度线路图案层，所述埋...

【专利技术属性】
技术研发人员：黄文宏，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：新型
国别省市：