测试电路制造技术

一种测试电路，包括多个常态正反器以及一改良式正反器。该多个常态正反器各自包括一第一输入脚位、一第二输入脚位以及一第一输出脚位，并用以根据一扫描致能信号选择性地暂存该第一输入脚位的输入值或该第二输入脚位的输入值。该改良式正反器包括分别耦接于一黑盒子电路、该多个常态正反器与多个组合逻辑电路的一第三输入脚位、一第四输入脚位以及一第二输出脚位，并用以根据一扫描测试模式信号选择性地暂存该第三输入脚位的输入值或者该第四输入脚位的输入值。入脚位的输入值。入脚位的输入值。

【技术实现步骤摘要】
测试电路


[0001]本公开内容系有关于一种集成电路的测试电路，特别是指一种用于测试包括内存的集成电路的测试电路。

技术介绍

[0002]随着半导体制程技术的发展，集成电路(IC，Integrated Circuit)上包含了数字逻辑电路以及许多的嵌入式内存(例如：TCAM/TCM、RAM、SRAM)。一般来说，集成电路上还会包含用于测试嵌入式内存的内存内建自测(MBIST，Memory Build
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in Self
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test)电路以及用于测试数字逻辑电路的扫描炼测试(scan chain test)电路。
[0003]然而，传统的扫描炼测试电路包含了用于旁通内存的旁通电路(by
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pass circuit)以及用于选择性地输出内存的输出信号或旁通电路的输出信号的多任务器，旁通电路常常导致集成电路有电路面积增加以及绕线拥塞(routing congestion)的问题，而多任务电路则容易使得内存的输出信号发生延迟，进而导致时序违规(timing violation)的问题。
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【技术保护点】

【技术特征摘要】
1.一种测试电路，用于测试一集成电路，其中该集成电路包括一黑盒子电路以及多个组合逻辑电路，且该测试电路包括：多个常态正反器，其中该多个常态正反器各自包括一第一输入脚位、一第二输入脚位以及一第一输出脚位，并用以根据一扫描致能信号选择性地暂存该第一输入脚位的输入值或者该第二输入脚位的输入值；以及一改良式正反器，包括分别耦接于该黑盒子电路、该多个常态正反器与该多个组合逻辑电路的一第三输入脚位、一第四输入脚位以及一第二输出脚位，并用以根据一扫描测试模式信号选择性地暂存该第三输入脚位的输入值或者该第四输入脚位的输入值。2.根据权利要求1所述的测试电路，其中该第三输入脚位耦接于该黑盒子电路的输出端，该第四输入脚位耦接于该多个常态正反器中的一第一常态正反器的该第一输出脚位，该第二输出脚位耦接于该多个组合逻辑电路中的一第一组合逻辑电路以及该多个常态正反器中的一第二常态正反器的该第二输入脚位。3.根据权利要求2所述的测试电路，其中当该测试电路操作于一扫描测试模式中的一位移阶段时，该扫描致能信号具有一第一准位，该扫描测试模式信号具有一第三准位，该第一常态正反器根据该第一准位的该扫描致能信号暂存并输出该多个常态正反器中的一第三常态正反器的输出值，该改良式正反器根据该第三准位的该扫描测试模式信号暂存并输出该第一常态正反器的输出值，而该第二常态正反器根据该第一准位的该扫描致能信号暂存并输出该改良式正反器的输出值。4.根据权利要求3所述的测试电路，其中当该测试电路操作于该扫描测试模式中的一获取阶段时，该扫描致能信号具有不同于该第一准位的一第二准位，该扫描测试模式信号具有该第三准位，该第一常态正反器根据该第二准位的该扫描致能信号暂存该多个组合逻辑电路中的一第二组合逻辑电路的输出值，该改良式正反器根据该第三准位的该扫描测试模式信号暂存该第一常态正反器的输出值，而该第二常态正反器根据该第二准位的该扫描致能信号暂存该多个组合逻辑电路中的一第三组合逻辑电路的输出值。5.根据权利要求2所述的测试电路，其中该多个组合逻辑电路中的一第四组合逻辑电路耦接于该黑盒子电路的输入端以及该多个常态正反器中的一第四常态正反器之间；其中该第四组合逻辑电路包含一多任务器。6.根据权利要求5所述的测试电路，其还包括一反馈电路，其中该反馈电路耦接于该第四组合逻辑电路的输出端、该第四常态正反器的该第一输入脚位以及一逻辑电路；当该测试电路操作于...

【专利技术属性】
技术研发人员：许烱发，黄振国，陆美娟，卓暐中，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：