运放输入电路及动态调节运放输入电路衬底电压的方法技术

本发明专利技术公开了一种运放输入电路及动态调节运放输入电路衬底电压的方法，运放输入电路包括：输入级单元、衬底偏置单元以及衬底电压调节单元。输入级单元包括第一差分晶体管对；衬底偏置单元包括第二差分晶体管对和电阻单元，电阻单元用于输出提供给第一差分晶体管对的衬底电压；衬底电压调节单元根据输入共模电压的变化调节衬底电压。根据本发明专利技术的运放输入电路，通过衬底偏置单元对输入级单元的第一差分晶体管对的衬底电压进行设定，通过衬底电压调节单元在输入共模电压大范围变化时对衬底电压进行调节，从而给输入级单元提供更好的工作点，提升电路在低共模电压和高共模电压时的指标性能，如共模抑制比。如共模抑制比。如共模抑制比。

【技术实现步骤摘要】
运放输入电路及动态调节运放输入电路衬底电压的方法


[0001]本专利技术是关于集成电路领域，特别是关于一种运放输入电路及动态调节运放输入电路衬底电压的方法。

技术介绍

[0002]运放高压输入共模电压的范围一般为0V到Vdd
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1.5V或Vdd，属于较大的范围。在常用的运放结构下，输入级单元的差分晶体管对与尾电流管之间存在一个裕量(margin)的权衡(Trade off)，当情况极端时，两者的裕量可能都只有一个比较小的裕度。现有方案中有利用沟道调制效应，通过给差分晶体管对的衬底一个介于电源电压Vdd与源极端电压中间的电平，从而增大其开启电压Vth，以优化0V共模时的表现，但是在输入共模电压范围大，以及在全温全工艺角的变化下，输入级单元的工作状态依旧不理想。
[0003]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现思路

[0004]本专利技术的目的在于提供一种运放输入电路及动态调节运放输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种运放输入电路，其特征在于，包括：输入级单元，包括第一差分晶体管对，所述第一差分晶体管对用于接收差分输入信号；衬底偏置单元，包括第二差分晶体管对和电阻单元，所述电阻单元的第一端用于输出提供给所述输入级单元的第一差分晶体管对的衬底电压，所述电阻单元的第二端与第二差分晶体管对相连，所述第二差分晶体管对用于接收差分输入信号；以及衬底电压调节单元，所述衬底电压调节单元用于根据输入共模电压自适应调节电阻单元的第一端和第二端之间的电压差，以调节所述衬底电压。2.如权利要求1所述的运放输入电路，其特征在于，所述衬底电压调节单元用于根据输入共模电压的大小动态调节流过电阻单元的电流和/或调节所述电阻单元的阻值，以改变所述衬底电压。3.如权利要求1或2所述的运放输入电路，其特征在于，所述衬底电压调节单元包括第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管和电流镜单元；所述第四晶体管和第五晶体管的第一端与电源电压相连，所述第四晶体管和第五晶体管的控制端与第一控制电压相连，所述第五晶体管的第二端与第一晶体管的第二端相连，所述第六晶体管、第七晶体管和第八晶体管的第一端与第四晶体管的第二端相连，所述第六晶体管和第七晶体管的控制端用于接收所述差分输入信号，所述第六晶体管和第七晶体管的第二端接地，所述第八晶体管的控制端与参考电压相连，所述电流镜单元与第八晶体管的第二端和电阻单元的第一端相连，所述第六晶体管、第七晶体管和第八晶体管的衬底与电阻单元的第一端相连。4.如权利要求1所述的运放输入电路，其特征在于，所述衬底偏置单元包括：第一晶体管，所述第一晶体管的第一端与电源电压相连，所述第一晶体管的第二端与衬底电压调节单元相连，所述第一晶体管的控制端与第一控制电压相连；所述电阻单元的第一端与第一晶体管的第二端和衬底电压调节单元相连并形成用于给所述输入级单元的差分晶体管对提供衬底电压的中间节点，所述电阻单元的阻值为固定阻值或可调阻值；以及第二晶体管和第三晶体管，所述第二晶体管和第三晶体管构成第二差分晶体管对，所述第二晶体管和第三晶体管的控制端用于接收所述差分输入信号，所述第二晶体管和第三晶体管的第一端与所述第一电阻的第二端相连，所述第二晶体管和第三晶体管的第二端接地，所述第二晶体管和第三晶体管的衬底与电阻单元的第一端相连。5.如权利要求1所述的运放输入电路，其特征在于，所述输入级单元包括第十一晶体管、第十二晶体管和第十三晶体管，所述第十一晶体管的第一端与电源电压相连，所述第十一晶体管的控制端与第一控制电压相连，所述第十二晶体管和第十三晶体管构成第一差分晶体管对，所述第十二晶体管和第十三晶体管的控制端用于接收所述差分输入信号，所述第十二晶体管和第十三晶体管的第一端与第十一晶体管的第二端相连，所述第十二晶体管和第十三晶体管的第二端用于输出差分电流信号，所述第十二晶体管和第十三晶体管的衬底与电阻单元的第一端相连。6.如权利要求1或2所述的运放输入电路，其特征在于，所述输入级单元包括第十一晶体管、第十二晶体管和第十三晶体管；所述第十一晶体管的第一端与电源电压相连，所述第十一晶体管的控制端与第一控制
电压相连，所述第十二晶体管和第十三晶体管构成第一差分晶体管对，所述第十二晶体管和第十三晶体管的控制端用于接收所述差分输入信号，所述第十二晶体管和第十三晶体管的第一端与第十一晶体管的第二端相连，所述第十二晶体管和第十三晶体管的第二端用于输出差分电流信号，所述第十二晶体管和第十三晶体管的衬底与电阻单元的第一端相连；衬底偏置单元包括：第一晶体管，所述第一晶体管的第一端与电源电压相连，所述第一晶体管的第二端与衬底电压调节单元相连，所述第一晶体管的控制端与第一控制电压相连；所述电阻单元的第一端与第一晶体管的第二端和衬底电压调节单元相连并形成用于给所述输入级单元的差分晶体管对提供衬底电压的中间节点，所述电阻单元的阻值为固定阻值或可调阻值；以及第二晶体管和第三晶体管，所述第二晶体管和第三晶体管构成第二差分晶体管对，所述第二晶体管和第三晶体管的控制端用于接收所述差分输入信号，所述第二...

【专利技术属性】
技术研发人员：龚启善，石传波，
申请(专利权)人：思瑞浦微电子科技苏州股份有限公司，
类型：发明
国别省市：