半导体器件及其形成方法、电子设备技术

本申请公开一种半导体器件及其形成方法、电子设备，其中半导体器件包括：基底，所述基底内形成有源极层；位于所述基底内的若干分立的栅极结构，所述栅极结构底部位于所述源极层表面；位于所述栅极结构顶部两侧的基底内的多个漏极，各个所述漏极位于相邻两个所述栅极之间。本申请能够使对应的半导体器件实现共源极方案，还能够减小所成半导体器件的尺寸，提升所在芯片的面积使用率。所在芯片的面积使用率。所在芯片的面积使用率。

【技术实现步骤摘要】
半导体器件及其形成方法、电子设备


[0001]本申请涉及半导体
，具体涉及一种半导体器件及其形成方法、电子设备。

技术介绍

[0002]单芯片双MOS(场效应管)集成技术在快充等方案中得到广泛应用，如图1a所示的共漏极连接方案经常应用在图1b所示的快充电路中，对该快充电路中的上述共漏极连接方案进行测试发现：(1)无线充电时，BUS(总线)端电压VBUS为无线端电压减去Q2管压降(管压降较低，此处忽略)，Q1内部漏极D1压降为VBUS
‑
VFD；(2)插入有线时(假设，USB端电压VUSB大于无线端电压Vwireless)，无线端MOS尚未关断或VBUS电压依然存在时，且有线端MOS尚未开启，Q1左边NMOS两端压差VUSB
‑
VBUS，VBUS为总线电压，会流过较大的尖峰电流(取决于压差大小)，对MOS体二极管会有冲击，影响系统可靠性；另外没有做到有线和无线充电端口的完全隔离，存在安全隐患。

技术实现思路

[0003]鉴于此，本申请提供一种半导体器件及其形成方法、电子设备，以解决现有的共漏极连接方案影响系统可靠性，存在安全隐患的问题。
[0004]本申请提供的一种半导体器件，包括：
[0005]基底，所述基底内形成有源极层；
[0006]位于所述基底内的若干分立的栅极结构，所述栅极结构底部位于所述源极层表面；
[0007]位于所述栅极结构顶部两侧的基底内的多个漏极，各个所述漏极位于相邻两个所述栅极之间。
[0008]可选地，所述半导体器件还包括：与所述源极层电连接的源极连接结构。
[0009]可选地，所述若干栅极结构包括若干第一栅极结构以及若干第二栅极结构，位于相邻第一栅极结构之间的漏极为第一漏极，位于相邻第二栅极结构之间的漏极为第二漏极；
[0010]所述半导体器件还包括：与第一漏极互连的第一漏极连接结构；与第二漏极互连的第二漏极连接结构。
[0011]可选地，所述半导体器件还包括：位于所述基底表面的介质层；
[0012]所述源极连接结构包括：位于所述介质层内的第一导电塞和位于所述介质层表面的源极连接区；
[0013]所述第一漏极连接结构包括：位于所述介质层内的第二导电塞和位于所述介质层表面的第一漏极连接区，所述第二导电塞连接在所述第一漏极连接区和对应的各个第一漏极之间；所述第二漏极连接结构包括：位于所述介质层内的第三导电塞和位于所述介质层表面的第二漏极连接区，所述第三导电塞连接在所述第二漏极连接区和对应的各个第二漏极之间。
[0014]可选地，所述半导体器件还包括：位于所述第一栅极结构和所述第二栅极结构之间的源极连接部，所述第一导电塞连接所述源极连接部和源极连接区。
[0015]可选地，所述半导体器件还包括：覆盖所述介质层、所述第一漏极连接区、所述第二漏极连接区和所述源极连接区的钝化层，所述钝化层具有第一开口，所述第一开口暴露出所述第一漏极连接区、所述第二漏极连接区和所述源极连接区的互连部位。
[0016]可选地，所述源极连接结构设于所述基底背面。
[0017]可选地，所述栅极结构包括：栅极和位于所述栅极和基底之间的栅介质层。
[0018]可选地，所述栅极包括位于顶部的第一部分栅极和位于底部的第二部分栅极；所述第一部分栅极和所述第二部分栅极互连。
[0019]可选地，所述基底还包括掺杂层；所述栅极结构和所述漏极结构，形成于所述掺杂层内。
[0020]本申请还提供一种半导体器件的形成方法，包括：
[0021]提供基底，所述基底包括源极层和位于所述源极层表面的掺杂层；
[0022]在所述掺杂层内形成多个栅极，并在各相邻两个栅极之间形成漏极。
[0023]可选地，所述多个栅极结构包括若干第一栅极结构以及若干第二栅极结构，位于相邻第一栅极结构之间的漏极为第一漏极，位于相邻第二栅极结构之间的漏极为第二漏极。
[0024]可选地，所述形成方法还包括：
[0025]在所述掺杂层内，形成连接所述源极层的源极连接部，所述源极连接部位于所述第一栅极结构和所述第二栅极结构之间。
[0026]可选地，所述源极连接部的形成方法包括：
[0027]在所述第一栅极结构和所述第二栅极结构之间挖孔，形成暴露所述源极层的第一通孔；
[0028]向所述第一通孔填充源极材料，得到所述源极连接部。
[0029]可选地，所述形成方法还包括：
[0030]在形成所述漏极之后，形成连接所述源极连接部的源极连接结构，并形成各个第一漏极的第一漏极连接结构和连接各个第一漏极的第二漏极连接结构。
[0031]可选地，所述源极连接结构、第一漏极连接结构和所述第二漏极连接结构的形成方法包括：
[0032]在所述掺杂层表面形成介质层；
[0033]刻蚀所述介质层，形成所述源极连接部、所述各个第一漏极和所述各个第二漏极分别对应的第二通孔，向各个第二通孔填充导电材料，形成所述源极连接部对应的第一导电塞、所述各个第一漏极分别对应的第二导电塞和所述各个第二漏极分别对应的第三导电塞；
[0034]在所述介质层表面形成导电层，对所述导电层进行图形化，形成连接所述第一导电塞的源极连接区，连接各个第二导电塞的第一漏极连接区和连接各个第三导电塞的第二漏极连接区。
[0035]可选地，所述形成方法还包括：
[0036]形成覆盖所述介质层、所述第一漏极连接区、所述第二漏极连接区和所述源极连
接区的钝化层；所述钝化层具有第一开口，所述第一开口暴露出所述第一漏极连接区、所述第二漏极连接区和所述源极连接区的互连部位。
[0037]可选地，所述基底的形成方法包括：
[0038]提供衬底，对所述衬底内部进行掺杂，形成所述源极层以及位于所述源极层表面的掺杂层；
[0039]或者，提供衬底，对所述衬底表面进行掺杂，形成位于衬底表面的源极层，在所述源极层表面外延形成掺杂层。
[0040]可选地，所述形成方法还包括：
[0041]刻蚀所述衬底背面，形成暴露所述源极层部分背面的第一开口；
[0042]在所述第一开口内形成源极连接结构。
[0043]可选地，在所述掺杂层内形成多个栅极的方法进一步包括：
[0044]刻蚀所述掺杂层，形成多个沟槽，在各个所述沟槽的侧壁形成氧化层，在各个所述沟槽内填充半导体材料，形成栅极；
[0045]以所述掺杂层表面为停止层，进行平坦化处理。
[0046]可选地，所述刻蚀所述掺杂层，形成多个沟槽，在各个所述沟槽的侧壁形成氧化层，在各个所述沟槽内填充半导体材料，形成栅极的方法进一步包括：
[0047]刻蚀所述掺杂层，形成所述沟槽的主体部；
[0048]在所述主体部的侧壁形成第一子氧化层；
[0049]自所述主体部的底部向所述衬底方向刻蚀，形成所述沟槽的凸出部，所述主体部和所述凸出部构成所述沟槽；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：基底，所述基底内形成有源极层；位于所述基底内的若干分立的栅极结构，所述栅极结构底部位于所述源极层表面；位于所述栅极结构顶部两侧的基底内的多个漏极，各个所述漏极位于相邻两个所述栅极之间。2.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：与所述源极层电连接的源极连接结构。3.根据权利要求1所述的半导体器件，其特征在于，所述若干栅极结构包括若干第一栅极结构以及若干第二栅极结构，位于相邻第一栅极结构之间的漏极为第一漏极，位于相邻第二栅极结构之间的漏极为第二漏极；所述半导体器件还包括：与第一漏极互连的第一漏极连接结构；与第二漏极互连的第二漏极连接结构。4.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述基底表面的介质层；所述源极连接结构包括：位于所述介质层内的第一导电塞和位于所述介质层表面的源极连接区；所述第一漏极连接结构包括：位于所述介质层内的第二导电塞和位于所述介质层表面的第一漏极连接区，所述第二导电塞连接在所述第一漏极连接区和对应的各个第一漏极之间；所述第二漏极连接结构包括：位于所述介质层内的第三导电塞和位于所述介质层表面的第二漏极连接区，所述第三导电塞连接在所述第二漏极连接区和对应的各个第二漏极之间。5.根据权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述第一栅极结构和所述第二栅极结构之间的源极连接部，所述第一导电塞连接所述源极连接部和源极连接区。6.根据权利要求4或5所述的半导体器件，其特征在于，所述半导体器件还包括：覆盖所述介质层、所述第一漏极连接区、所述第二漏极连接区和所述源极连接区的钝化层，所述钝化层具有第一开口，所述第一开口暴露出所述第一漏极连接区、所述第二漏极连接区和所述源极连接区的互连部位。7.根据权利要求2所述的半导体器件，其特征在于，所述源极连接结构设于所述基底背面。8.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构包括：栅极和位于所述栅极和基底之间的栅介质层。9.根据权利要求8所述的半导体器件，其特征在于，所述栅极包括位于顶部的第一部分栅极和位于底部的第二部分栅极；所述第一部分栅极和所述第二部分栅极互连。10.根据权利要求1所述的半导体器件，其特征在于，所述基底还包括掺杂层；所述栅极结构和所述漏极结构，形成于所述掺杂层内。11.一种半导体器件的形成方法，其特征在于，所述形成方法包括：提供基底，所述基底包括源极层和位于所述源极层表面的掺杂层；在所述掺杂层内形成多个栅极，并在各相邻两个栅极之间形成漏极。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述多个栅极结构包括若干第一栅极结构以及若干第二栅极结构，位于相邻第一栅极结构之间的漏极为第一漏极，位于相邻第二栅极结构之间的漏极为第二漏极。13.根据权利要求12所述的半导体器件的形成方法，其特征在于，所述形成方法还包括：在所述掺杂层内，形成连接所述源极层的源极连接部，所述源极连接部位于所述第一栅极结构和所述第二栅极结构之间。14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述源极连接部的形成方法包括：在所述第一栅极结构和所述第二栅极结构之间挖孔，形成暴露所述源极层的...

【专利技术属性】
技术研发人员：徐元俊，
申请(专利权)人：上海艾为半导体技术有限公司，
类型：发明
国别省市：