一种路径敏化的多熵源SPUF制造技术

本发明专利技术公开了一种路径敏化的多熵源SPUF，包括外部激励源、组合逻辑电路模块、扫描链电路模块、数据处理模块及n个开关电路SW0，SW1，

【技术实现步骤摘要】
一种路径敏化的多熵源SPUF


[0001]本专利技术涉及一种SPUF，尤其是涉及一种一种路径敏化的多熵源SPUF。

技术介绍

[0002]近年来，硬件安全已经成为集成电路设计的一个重要指标。面对诸如版图逆向工程、模型攻击及侧信道攻击等恶意攻击方式的威胁，芯片设计者们在电路设计时必需考虑硬件安全。物理不可克隆函数(Physical Unclonable Function,PUF)作为一种安全原语，广泛应用于设备防伪、用户认证以及集成电路知识产权(Intellectual Property,IP)核保护等场合。PUF将芯片制造过程中器件参数的固有随机偏差转化为电路级参数偏差，产生随机数字特征。例如仲裁器PUF(Arbiter PUF,APUF)利用制造过程中器件阈值电压变化获取电路延迟偏差，然后对延迟偏差进行仲裁，最终产生具有高安全性的数字密钥。
[0003]传统的PUF电路依赖特殊的硬件结构产生所需的PUF响应，通常被归为硬PUF(Hardware PUF，HPUF)。例如仲裁器PUF、环形振荡器PUF(Ring Oscillator PUF,RO PUF)和电流镜PUF(Current Mirror PUF)等。虽然研究者们对此类PUF不断改进使其性能更加优越，但仍然不可避免地占用较大的硅片面积。而对于开销敏感的物联网设备等应用，低成本的PUF设计越来越具吸引力。由于存储器广泛存在于电子设备中，静态随机存取存储器(Static Random Access Memory,SRAM)PUF实现方便且无需消耗额外硬件资源。该PUF通过提取SRAM单元内随机的上电状态产生响应，但是其随机特征提取依赖上电循环，在不允许频繁断电的场合需要存储PUF响应，导致安全性降低。Register PUF利用时序违例情况下触发器采样数据的不确定性产生PUF数据，解决存储型PUF获取响应的问题，但需要在原有扫描链结构上加入数据选择器，产生额外的成本。
[0004]微处理器PUF是近年来出现的一种不需要独立的硬件作为物理随机源的PUF，被归为软PUF(Software PUF,SPUF)类别。微处理器PUF根据建立时间约束条件，利用不同芯片在超频下多次执行指令的错误情况差异，设计特定的编码规则产生PUF响应，用于FPGA的安全认证。微处理器PUF设计过程中将微处理器本身的电路结构作为硬件平台，整个PUF机制通过在微处理器中加载软件程序实现，解决了仲裁器PUF、环形振荡器PUF及MScanPUF等硬件PUF需要专用硬件开销的问题，并且该微处理器PUF响应提取方式较简单，解决了静态随机存取存储器PUF需要上电循环的问题。但是，在获取响应时，微处理器PUF需要在不同的时钟频率下多次执行相同的指令，并根据处理器指令执行失败情况设计一定的编码规则以获得对应的PUF响应。在改变时钟频率时，由于测试过程中频率可能发生小幅度的波动，导致相同指令可能在不同的时钟频率下执行，降低了可靠性。此外，该微处理器PUF在实施过程中，需要在一个频率范围内选取目标采样点数并在每个采样频率下重复执行指令。根据编码规则每个采样点只能产生2比特响应，由于响应位数较少，该微处理器PUF的破解难度较低，同时不利于芯片认证。另外，根据实验结果，微处理器PUF的唯一性和随机性也较低。

技术实现思路

[0005]本专利技术所要解决的技术问题是提供一种唯一性和随机性均较高，需要较少的时钟频率变化，可靠性较高，响应位数更多，安全性较高的路径敏化的多熵源SPUF。
[0006]本专利技术解决上述技术问题所采用的技术方案为：一种路径敏化的多熵源SPUF，包括外部激励源、组合逻辑电路模块、扫描链电路模块、数据处理模块及n个开关电路SW0，SW1，
…
，SW
n
‑1，n＝2
m
，m为大于等于1的整数；所述的外部激励源具有n个第一数据输出端、n个激励输出端、n个第二数据输出端、n个选择控制输出端、第一控制端、第二控制端和时钟输出端，所述的组合逻辑电路模块具有n个第一数据输入端IN_G0，IN_G1，
…
，IN_G
n
‑1、n个第二数据输入端IN0，IN1，
…
，IN
n
‑1、n个控制输入端CTL0，CTL1，
…
，CTL
n
‑1、n个数据输出端OUT0，OUT1，
…
，OUT
n
‑1以及n条组合逻辑路径，将n条组合逻辑路径的最大路径延迟记为T
path
，所述的扫描链电路模块具有扫描数据输入端SI_IN、测试控制输入端SE_IN、时钟输入端CLK、n个数据输入端D0，D1，
…
，D
n
‑1、n个数据输出端Q0，Q1，
…
，Q
n
‑1和偏差数据输出端OUT，n个开关电路SW0，SW1，
…
，SW
n
‑1分别具有第一数据输入端、第二数据输入端、控制输入端和数据输出端，所述的数据处理模块具有数据输入端和响应输出端，所述的外部激励源的n个第一数据输出端与所述的组合逻辑电路模块的n个第一数据输入端IN_G0，IN_G1，
…
，IN_G
n
‑1一一对应连接，所述的外部激励源的n个激励输出端与所述的组合逻辑电路模块的n个控制输入端CTL0，CTL1，
…
，CTL
n
‑1一一对应连接，所述的外部激励源的第一控制端和所述的扫描链电路模块的扫描数据输入端SI_IN连接，所述的外部激励源的第二控制端和所述的扫描链电路模块的测试控制输入端SE_IN连接，所述的外部激励源的时钟输出端和所述的扫描链电路模块的时钟输入端CLK连接，所述的外部激励源的n个第二数据输出端和n个开关电路SW0，SW1，
…
，SW
n
‑1的第一数据输入端一一对应连接，所述的外部激励源的n个选择控制输出端和n个开关电路SW0，SW1，
…
，SW
n
‑1的控制输入端一一对应连接，所述的组合逻辑电路模块的第n个数据输出端OUT
n
‑1与第1个开关电路SW0的第二数据输入端连接，所述的组合逻辑电路模块的第1个至第n
‑
1个数据输出端OUT0，
…
，OUT
n
‑2与开关电路SW1，
…
，SW
n
‑1的第二数据输入端一一对应连接，n个开关电路SW0，SW1，
…
，SW
n
‑1的数据输出端与所述的扫描链电路模块的n个数据输入端D0，D1，
…
，D
n
‑1一一对应连接，所述的扫描链电路模块的的n个数据输出端Q0，Q1，
…
，Q
n
‑1与所述的组合逻辑电路模块的n个第二数据输入端IN0，IN1，
…...

【技术保护点】

【技术特征摘要】
1.一种路径敏化的多熵源SPUF，其特征在于包括外部激励源、组合逻辑电路模块、扫描链电路模块、数据处理模块及n个开关电路SW0，SW1，
…
，SW
n
‑1，n＝2
m
，m为大于等于1的整数；所述的外部激励源具有n个第一数据输出端、n个激励输出端、n个第二数据输出端、n个选择控制输出端、第一控制端、第二控制端和时钟输出端，所述的组合逻辑电路模块具有n个第一数据输入端IN_G0，IN_G1，
…
，IN_G
n
‑1、n个第二数据输入端IN0，IN1，
…
，IN
n
‑1、n个控制输入端CTL0，CTL1，
…
，CTL
n
‑1、n个数据输出端OUT0，OUT1，
…
，OUT
n
‑1以及n条组合逻辑路径，将n条组合逻辑路径的最大路径延迟记为T
path
，所述的扫描链电路模块具有扫描数据输入端SI_IN、测试控制输入端SE_IN、时钟输入端CLK、n个数据输入端D0，D1，
…
，D
n
‑1、n个数据输出端Q0，Q1，
…
，Q
n
‑1和偏差数据输出端OUT，n个开关电路SW0，SW1，
…
，SW
n
‑1分别具有第一数据输入端、第二数据输入端、控制输入端和数据输出端，所述的数据处理模块具有数据输入端和响应输出端，所述的外部激励源的n个第一数据输出端与所述的组合逻辑电路模块的n个第一数据输入端IN_G0，IN_G1，
…
，IN_G
n
‑1一一对应连接，所述的外部激励源的n个激励输出端与所述的组合逻辑电路模块的n个控制输入端CTL0，CTL1，
…
，CTL
n
‑1一一对应连接，所述的外部激励源的第一控制端和所述的扫描链电路模块的扫描数据输入端SI_IN连接，所述的外部激励源的第二控制端和所述的扫描链电路模块的测试控制输入端SE_IN连接，所述的外部激励源的时钟输出端和所述的扫描链电路模块的时钟输入端CLK连接，所述的外部激励源的n个第二数据输出端和n个开关电路SW0，SW1，
…
，SW
n
‑1的第一数据输入端一一对应连接，所述的外部激励源的n个选择控制输出端和n个开关电路SW0，SW1，
…
，SW
n
‑1的控制输入端一一对应连接，所述的组合逻辑电路模块的第n个数据输出端OUT
n
‑1与第1个开关电路SW0的第二数据输入端连接，所述的组合逻辑电路模块的第1个至第n
‑
1个数据输出端OUT0，
…
，OUT
n
‑2与开关电路SW1，
…
，SW
n
‑1的第二数据输入端一一对应连接，n个开关电路SW0，SW1，
…
，SW
n
‑1的数据输出端与所述的扫描链电路模块的n个数据输入端D0，D1，
…
，D
n
‑1一一对应连接，所述的扫描链电路模块的的n个数据输出端Q0，Q1，
…
，Q
n
‑1与所述的组合逻辑电路模块的n个第二数据输入端IN0，IN1，
…
，IN
n
‑1一一对应连接，所述的扫描链电路模块的偏差数据输出端OUT和所述的数据处理模块的数据输入端连接，所述的数据处理模块的响应输出端用于输出PUF响应数据；所述的外部激励源的n个第一数据输出端用于输出n个n位路径激励信号SIG_IN0，SIG_IN1，
…
，SIG_IN
n
‑1，第k个n位路径激励信号SIG_IN
k
用于激活所述的组合逻辑电路模块中的第k条组合逻辑路径，k＝1，2，
…
，n,，所述的外部激励源的n个激励输出端用于输出n个n位组合逻辑电路输入控制信号CTL_G0，CTL_G1，
…
，CTL_G
n
‑1，所述的外部激励源的n个选择控制输出端用于输出选择控制信号CTL_IN0，CTL_IN1，
…
，CTL_IN
n
‑1，n个开关电路SW0，SW1，
…
，SW
n
‑1根据其控制输入端接入的选择控制信号选通其第一数据输入端或者第二数据输入端，第j个开关电路SW
j
的数据输出端输出的数据输入至所述的扫描链电路模块的第j个数据输入端D
j
，用于控制所述的扫描链电路模块的第j个数据输出端Q
j
产生信号跳变，生成扫描触发器激励信号SIG_D
j
输出，所述的外部激励源的时钟输出端用于输出5种时钟信号至所述的扫描链电路模块的时钟输入端CLK，5种时钟信号分别为包含n个时钟周期且时钟周期长度为T的初始化时钟信号CLK_SU、包含2n个时钟周期且时钟周期长度为T的参考时钟信号CLK_NC、包含2n个时钟周期且时钟周期长度位于70％T～T之间的超频时钟信号CLK_OC、包含n(n+1)/2个时钟周期且时钟周期长度为T的输出时钟信号CLK_OUT以及包含n(n+1)/2个
时钟周期且时钟周期长度为T的偏差输出时钟信号CLK_OUT
’
，其中T＝T
path
，所述的外部激励源的第一控制端用于输出第一控制信号，所述的第一控制信号用于控制所述的扫描链电路模块的n个数据输出端Q0，Q1，
…
，Q
n
‑1的初始化，所述的外部激励源的第二控制端用于输出第二控制信号，所述的第二控制信号为高电平信号或者低电平信号，所述的第二控制信号用于控制所述的扫描链电路模块的n个数据输出端Q0，Q1，
…
，Q
n
‑1输出高电平信号或者低电平信号，当所述的第二控制信号为高电平信号，所述的扫描链电路模块的n个数据输出端Q0，Q1，
…
，Q
n
‑1输出高电平信号，当所述的第二控制信号为低电平信号，所述的扫描链电路模块的n个数据输出端Q0，Q1，
…
，Q
n
‑1输出低电平信号；所述的组合逻辑电路模块包括n个开关电路S0，S1，
…
，S
n
‑1以及组合逻辑电路，n个开关电路S0，S1，
…
，S
n
‑1分别具有第一数据输入端、第二数据输入端、控制输入端和数据输出端，所述的组合逻辑电路具有最大路径延迟为T
path
的n条组合逻辑路径，每条组合逻辑路径分别具有一个输入端和一个输出端，n条组合逻辑路径的输入端对应为所述的组合逻辑电路的n个输入端INC0，INC1，
…
，INC
n
‑1，n条组合逻辑路径的输出端对应为所述的组合逻辑电路的n个输出端OUTC0，OUTC1，
…
，OUTC
n
‑1，第j条组合逻辑路径的输入端为所述的组合逻辑电路的第j个输入端INC
j
，第j条组合逻辑路径的输出端为所述的组合逻辑电路的第j个输出端OUTC
j
，所述的组合逻辑电路的n个输出端OUTC0，OUTC1，
…
，OUTC
n
‑1作为所述的组合逻辑电路模块的n个数据输出端OUT0，OUT1，
…
，OUT
n
‑1，n个开关电路S0，S1，
…
，S
n
‑1的数据输出端与所述的组合逻辑电路的n个输入端INC0，INC1，
…
，INC
n
‑1一一对应连接，n个开关电路S0，S1，
…
，S
n
‑1的第一数据输入端作为所述的组合逻辑电路模块的n个第二数据输入端IN0，IN1，
…
，IN
n
‑1，n个开关电路S0，S1，
…
，S
n
‑1的第二数据输入端作为所述的组合逻辑电路模块的n个第一数据输入端IN_G0，IN_G1，
…
，IN_G
n
‑1，n个开关电路S0，S1，
…
，S
n
‑1的控制输入端作为所述的组合逻辑电路模块的n个控制输入端CTL0，CTL1，
…
，CTL
n
‑1；所述的扫描链电路模块包括n个扫描触发器(Scan flip
‑
flop,SFF)SFF0、SFF1、
…
，SFF
n
‑1，每个扫描触发器分别具有数据输入端D、扫描数据输入端SI、测试控制输入端SE、时钟输入端CK及数据输出端Q，n个扫描触发器的数据输入端D作为所述的扫描链电路模块的n个数据输入端D0，D1，
…
，D
n
‑1，第f个扫描触发器的数据输出端Q和第f+1个扫描触发器的扫描数据输入端SI连接且其连接端作为所述的扫描链电路模块的第f个数据输出端Q
f
‑1，f＝1,2，
…
，n
‑
1，第n个扫描触发器的数据输出端Q同时作为所述的扫描链电路模块的第n个数据输出端Q
n
‑1和偏差数据输出端OUT，n个扫描触发器的时钟输入端CK连接且其连接端为所述的扫描链电路模块的时钟输入端CLK，n个扫描触发器的测试控制输入端SE连接且其连接端为所述的扫描链电路模块的测试控制输入端SE_IN，第1个扫描触发器的扫描数据输入端SI为所述的扫描链电路模块的扫描数据输入端SI_IN；n个开关电路SW0，SW1，
…
，SW
n
‑1和n个开关电路S0，S1，
…
，S
n
‑1分别采用一个二选一数据选择器实现，所述的二选一数据选择器具有第一数据输入端A、第二数据输入端B、控制输入端和数据输出端，所述的二选一数据选择器的第一数据输入端A作为开关电路的第一数据输入端，所述的二选一数据选择器的第二数据输入端B作为开关电路的第二数据输入端，所述的二选一数据选择器的控制输入端作为开关电路的控制输入端，所述的二选一数据选择器的数据输出端作为开关电路的数据输出端；所述的路径敏化的多熵源SPUF产生PUF响应的具体过程包括以下步骤：
步骤1、参考数据产生，具体为：S1
‑
1、获取第一个采样结果信号：首先，所述的外部激励源的第二控制端输出高电平信号至所述的扫描链电路模块的测试控制输入端SE_IN，所述的外部激励源的时钟输出端输出包含n个时钟周期且时钟周期长度为T的初始化时钟信号CLK_SU至所述的扫描链电路模块的时钟输入端CLK，所述的外部激励源的第一控制端在初始化时钟信号CLK_SU的每个周期内向所述的扫描链电路模块的扫描数据输入端SI_IN串行输入用于初始化所述的扫描链电路模块的n个数据输出端Q0，Q1，
…
，Q
n
‑1的第一控制信号，在初始化时钟信号CLK_SU的n个周期后，所述的扫描链电路模块的n个数据输出端Q0，Q1，
…
，Q
n
‑1初始化完成；然后，所述的外部激励源的第二控制端输出低电平信号至所述的扫描链电路模块的测试控制输入端SE_IN，所述的外部激励源的时钟信号输出端输出包含2n个时钟周期且时钟周期长度为T的参考时钟信号CLK_NC至所述的扫描链电路模块的时钟输入端CLK，所述的外部激励源的n个选择控制输出端输出选择控制信号CTL_IN0至开关电路SW0，SW1，SW2，
…
，SW
n
‑1的控制输入端，使开关电路SW0选通第一数据输入端，其他n
‑
1个开关电路SW1，SW2，
…
，SW
n
‑1选通第二数据输入端，外部激励源的第1个第二数据输出端向开关电路SW0的第一数据输入端输入第一个扫描触发器激励信号SIG_D0，在参考时钟信号CLK_NC的第1个时钟周期内，第1个扫描触发器SFF0的数据输出端Q发生信号跳变，输出第1个组合电路激励信号J0，再次，外部激励源的n个第一数据输出端向所述的组合逻辑电路模块的n个第一数据输入端IN_G0，IN_G1，
…
，IN_G
n
‑1输入第1个n位路径激励信号SIG_IN0，外部激励源的n个激励输出端向组合逻辑电路模块n个控制输入端CTL0，CTL1，
…
，CTL
n
‑1输入第1个n位组合逻辑电路输入控制信号CTL_G0，使开关电路S0选通第一数据输入端，其他n
‑
1个开关电路S1，S2，
…
，S
n
‑1选通第二数据输入端，将第1个组合电路激励信号J0通过所述的组合逻辑电路模块的第1个第二数据输入端IN0传输到组合逻辑电路的第1个输入端INC0中，第1个n位路径激励信号SIG_IN0除第1位外其他位分别对应传输到所述的组合逻辑电路的输入端INC1，INC2，
…
，INC
n
‑1中，激活所述的组合逻辑电路的第1条组合逻辑路径，第1条组合逻辑路径在所述的组合逻辑电路的输出端OUTC0产生信号跳变，此时所述的组合逻辑电路模块的输出端OUT0输出第一个被采样信号P0，在参考时钟信号CLK_NC的第2个时钟周期内，第2个扫描触发器SFF1的数据输出端Q输出第一个采样结果信号R0，最后，所述的外部激励源的第二控制端输出高电平信号至所述的扫描链电路模块的测试控制输入端SE_IN，所述的外部激励源的时钟输出端输出包含n(n+1)/2个时钟周期且时钟周期长度为T的输出时钟信号CLK_OUT至所述的扫描链电路模块的时钟输入端CLK，经过前n
‑
1个时钟周期，采样结果信号R0通过所述的扫描链电路模块的偏差数据输出端OUT输出到所述的数据处理模块；S1
‑
2、获取第二个采样结果信号：首先，所述的外部激励源的第二控制端输出低电平至所述的扫描链电路模块的测试控制输入端SE_IN，所述的外部激励源的时钟输出端向所述的扫描链电路模块的时钟输入端CLK输入包含2n个时钟周期且时钟周期长度为T的参考时钟信号CLK_NC，所述的外部激励源的n个选择控制输出端向开关电路SW0，SW1，
…
，SW
n
‑1的n个控制输入端分别输入第2个n位外部激励源输入控制信号CTL_IN1，使开关电路SW1选通第一个数据输入端，其他n
‑
1个开关电路SW0和SW2，SW3，
…
，SW
n
‑1选通第二个数据输入端，所述的外部激励源的第2个第二数据输出端向开关电路SW1的第二数据输入端输入第2个扫描触发器激励信号SIG_D1，在参考时钟信号CLK_NC的第3个时钟周期内，第2个扫描触发器SFF1的数
据输出端Q发生信号跳变，输出第2个组合电路...

【专利技术属性】
技术研发人员：汪鹏君，陈佳，张跃军，庄友谊，李刚，
申请(专利权)人：温州大学，
类型：发明
国别省市：